1891ВМ12Я 0 31 августа, 2021 Опубликовано 31 августа, 2021 · Жалоба Имеется успешно освоенный JESD204B, все каналы работают, данные с генератора сигналов показываются корректно. Но это было на отладочной плате, а сейчас стоит задача развести этот участок на плате. Выяснилось что пары идут не совсем удобно. Возник вопрос: а можно ли порядок дорожек (lanes) для АЦП JESD204B менять произвольным образом? Нужно 4 дорожки. На самом деле предпосылки к этому я вижу, что можно. Во-первых, на самой отладочной плате входных каналы хоть и идут ABCD, но в потоке данных на шине разбросаны так: 2431. В самом АЦП можно каналы в регистрах перетасовывать их следование. Но вот про порядок дорожек не очень понимаю. Пробовал менять местами в проекте ПЛИС на трансиверах - не развелось. Но что если можно просто от АЦП, у меня 4 дорожки, поменять их разным порядком? Чисто на печатной плате иным порядком повести. Ведь, если я правильно понял, в отличие от PCI-E, тут данные от каждого из 4 внутренних АЦП (M=4) будут идти по своей дороге (L=4)? Если данные от одного АЦП не перемежаются с данными другого внутренного АЦП, то возможно переставить можно абсолютно произвольно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
likeasm 0 1 сентября, 2021 Опубликовано 1 сентября, 2021 · Жалоба Между JESD_PHY и JESD_CORE не пробовали менять? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
TRILLER 0 1 сентября, 2021 Опубликовано 1 сентября, 2021 · Жалоба Да, можно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
warrior-2001 0 2 сентября, 2021 Опубликовано 2 сентября, 2021 · Жалоба Если микросхема "с другой стороны ПЛИС" поддерживает - то можно. На многих прямо регистры есть для переназначения Lane. Уточните тип ПЛИС. Есть тонкости подключения к банкам у Интела. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
