[MaratZuev 0]

On 3/28/2021 at 4:15 PM, yes said:

ну и если хоть раз общались с представителями каденса / синопсиса - то одни дают в нагрузку симулятор, а другие синтез - как-то загадочно это, не находите :)

Был. Узнал. Собираемся. Результат заранее не известен.

[MaratZuev 0]

6 hours ago, Kuzmi4 said:

когда сталкивался c Active-ом, с ним были минимальные изменения для ModelSim-based проекта

А я вот так и не смог перенести параллельным переносом проект в скрепке с ModelSim на Active-HDL. Наверное, не сильно упорствовал?

RoadMap.zip

[des00 25]

On 3/24/2021 at 9:16 PM, MaratZuev said:

Всем добра!

Чем, кроме Active-HDL, можно заменить ПО указанной в теме компании в целях верификации (временной и покрытия)?

кстати, сейчас же идет FPGA хакатон, там пиарят отечественный софт для ПЛИС, можно попробовать его, в целях эксперимента)

[nice_vladi 1]

14 minutes ago, des00 said:

кстати, сейчас же идет FPGA хакатон, там пиарят отечественный софт для ПЛИС, можно попробовать его, в целях эксперимента)

Они SystemVerilog не поддерживают. Фтопку.

[des00 25]

29 minutes ago, nice_vladi said:

Они SystemVerilog не поддерживают. Фтопку.

а как дысал, как дысал

[MaratZuev 0]

Да там, похоже, и тех библиотек, что нет в составе, подгрузить не удастся: https://www.eremex.ru/products/delta-design/simtera/

[dxp 58]

А вроде обещано.

[Tpeck 0]

On 4/21/2021 at 4:47 AM, dxp said:

А вроде обещано.

Если ниже пролистать, то вот такое написано.

Quote

В текущей версии движка Delta Design Simtera 1.7.1 поддерживаются следующие стандарты языков: Verilog-2001, VHDL-2008 и более ранние версии. 
Также доступно проектирование и моделирование смешанных проектов. В системе обеспечивается наиболее полная поддержка стандарта VHDL, полная поддержка стандартов Verilog (IEEE Std 1364-2001, IEEE Std 1800-2005, Verilog-AMS 2.3.1) в данной версии недоступна, частично поддержан стандарт IEEE Std 1364-2001. 

 

А кто-нибудь пользовался этой штукой?

[dxp 58]

IEEE Std 1800-2005 — это и есть SystemVerilog (редакция 2005 года). 1364 — Verilog. 1800 — SystemVerilog.