MaratZuev 0 19 апреля, 2021 Опубликовано 19 апреля, 2021 · Жалоба On 3/28/2021 at 4:15 PM, yes said: ну и если хоть раз общались с представителями каденса / синопсиса - то одни дают в нагрузку симулятор, а другие синтез - как-то загадочно это, не находите :) Был. Узнал. Собираемся. Результат заранее не известен. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MaratZuev 0 19 апреля, 2021 Опубликовано 19 апреля, 2021 · Жалоба 6 hours ago, Kuzmi4 said: когда сталкивался c Active-ом, с ним были минимальные изменения для ModelSim-based проекта А я вот так и не смог перенести параллельным переносом проект в скрепке с ModelSim на Active-HDL. Наверное, не сильно упорствовал? RoadMap.zip Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 20 апреля, 2021 Опубликовано 20 апреля, 2021 · Жалоба On 3/24/2021 at 9:16 PM, MaratZuev said: Всем добра! Чем, кроме Active-HDL, можно заменить ПО указанной в теме компании в целях верификации (временной и покрытия)? кстати, сейчас же идет FPGA хакатон, там пиарят отечественный софт для ПЛИС, можно попробовать его, в целях эксперимента) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
nice_vladi 2 20 апреля, 2021 Опубликовано 20 апреля, 2021 · Жалоба 14 minutes ago, des00 said: кстати, сейчас же идет FPGA хакатон, там пиарят отечественный софт для ПЛИС, можно попробовать его, в целях эксперимента) Они SystemVerilog не поддерживают. Фтопку. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 20 апреля, 2021 Опубликовано 20 апреля, 2021 · Жалоба 29 minutes ago, nice_vladi said: Они SystemVerilog не поддерживают. Фтопку. а как дысал, как дысал Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MaratZuev 0 20 апреля, 2021 Опубликовано 20 апреля, 2021 · Жалоба Да там, похоже, и тех библиотек, что нет в составе, подгрузить не удастся: https://www.eremex.ru/products/delta-design/simtera/ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dxp 65 21 апреля, 2021 Опубликовано 21 апреля, 2021 · Жалоба А вроде обещано. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Tpeck 0 22 апреля, 2021 Опубликовано 22 апреля, 2021 · Жалоба On 4/21/2021 at 4:47 AM, dxp said: А вроде обещано. Если ниже пролистать, то вот такое написано. Quote В текущей версии движка Delta Design Simtera 1.7.1 поддерживаются следующие стандарты языков: Verilog-2001, VHDL-2008 и более ранние версии. Также доступно проектирование и моделирование смешанных проектов. В системе обеспечивается наиболее полная поддержка стандарта VHDL, полная поддержка стандартов Verilog (IEEE Std 1364-2001, IEEE Std 1800-2005, Verilog-AMS 2.3.1) в данной версии недоступна, частично поддержан стандарт IEEE Std 1364-2001. А кто-нибудь пользовался этой штукой? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dxp 65 23 апреля, 2021 Опубликовано 23 апреля, 2021 · Жалоба IEEE Std 1800-2005 — это и есть SystemVerilog (редакция 2005 года). 1364 — Verilog. 1800 — SystemVerilog. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться