gosha 0 11 сентября, 2020 Опубликовано 11 сентября, 2020 · Жалоба Как в Vivado запретить переименование синхросигнала при синтезисе ? mark_debug - это же не правильно . Есть еще варианты ? attribute MARK_DEBUG : string; attribute MARK_DEBUG of clk_ad_rx : signal is "TRUE"; Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nick_K 0 11 сентября, 2020 Опубликовано 11 сентября, 2020 · Жалоба Вообще-то KEEP ваш вариант. Но это не значит, что он не будет переименован. Да и вообще зачем запрещать переименование? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 15 11 сентября, 2020 Опубликовано 11 сентября, 2020 · Жалоба 6 часов назад, gosha сказал: Есть еще варианты ? DONT_TOUCH? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dimidrol 0 11 сентября, 2020 Опубликовано 11 сентября, 2020 · Жалоба 7 часов назад, gosha сказал: Есть еще варианты ? attribute S: string; attribute S of clk_ad_rx : signal is "TRUE"; Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha 0 14 сентября, 2020 Опубликовано 14 сентября, 2020 · Жалоба On 9/11/2020 at 7:46 PM, andrew_b said: DONT_TOUCH? attribute DONT_TOUCH : string; attribute DONT_TOUCH of clk_ad_rx : signal is "TRUE"; Quote Its function is to prevent logic optimization of either signals or hierarchical blocks and forward annotate the netlist to place and route. https://www.xilinx.com/support/answers/54699.html Спасибо! Не переименовывает. Какие- нибудь побочыные эффекты от этого атрибута "prevent logic optimization" для синхросигнала возможны ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha 0 14 сентября, 2020 Опубликовано 14 сентября, 2020 · Жалоба On 9/11/2020 at 1:39 PM, Nick_K said: Вообще-то KEEP ваш вариант. Но это не значит, что он не будет переименован. Да и вообще зачем запрещать переименование? Если поставить flatten_hierarhy, - в верхнем модуле все - равно переименовывает так, как соизволил переименовать в нижнем на выходе pll. Надо- чтобы в .xdc задать частоту. Не более того. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 14 сентября, 2020 Опубликовано 14 сентября, 2020 · Жалоба 12 minutes ago, gosha said: Надо- чтобы в .xdc задать частоту. Не более того. чем штатное имя не устраивает? вивадо же дает не изменяемое Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha 0 18 сентября, 2020 Опубликовано 18 сентября, 2020 · Жалоба On 9/14/2020 at 5:29 PM, des00 said: чем штатное имя не устраивает? вивадо же дает не изменяемое Quote clk_ad0_buf2: BUFR generic map(BUFR_DIVIDE => "8", SIM_DEVICE => "7SERIES") port map(O => clk_div_8, CE => '1', CLR => '0', I => clk_rx); clk_ad0_bufg: BUFG port map(I => clk_div_8, O => clk_fir); Переименовывает clk_div_8 в I Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться