[Nick_K 0]

3 minutes ago, RobFPGA said:

Скорее всего проблемы в другом - у вас  cdc идет с кратных клоков - но не факт  что вы обеспечивали корректный начальный reset для оных - поэтому соотношение времянок зависело и от того в какой "фазе" относительное clk 200 MHZ выставился запроc.

Честно говоря не понял про какой запрос идёт речь

5 minutes ago, RobFPGA said:

Мягкое с теплым -  скорость захвата  PLL определяется исключительно аналоговыми параметрами и  тем на сколько далеко (по частоте ) начальные условия. Fanout тут никаким боком - он влияет только на суммарную задержку и skew при разводке и STA.

Окей, тогда почему включение функции синфазности для 200/400MHz в моей схеме убрало неверную работу блоков?

p.s. Маленький нюанс, было задействовано не PLL, а MMCM у Xilinx. Возможно это не принципиально, но всё же.

[RobFPGA 27]

Приветствую!

7 minutes ago, Nick_K said:

Честно говоря не понял про какой запрос идёт речь

Вот этот

9 hours ago, Nick_K said:

1. Записать данные в выходной регистр для RAM.
2. Подождать 1 такт на частоте 400MHz.
3. Выставить сигнал WE для RAM на 2 клока на частоте 400MHz (2*2.5 = 5 ns).
4. Снять WE и ждать следующего изменения состояния регистра.

 

7 minutes ago, Nick_K said:

Окей, тогда почему включение функции синфазности для 200/400MHz в моей схеме убрало неверную работу блоков?

Звезды так сложились  - чуть изменились соотношения и стало хватать в  обоих возможных ситуация начальных "фаз"

Удачи! Rob.