[dimone 0]

 ISE 14 7 LogіcСore нет LMB BRAM контроллера.., в ISE 13.2 он был, а теперь только в Vіvadо, которыи не поддерживает 6-ю серию.. Подскажите как быть..

[RobFPGA 35]

Приветствую!

32 minutes ago, dimone said:

 ISE 14 7 LogіcСore нет LMB BRAM контроллера ...

А вы уверенны что его там нет?  Может плохо поискали   ....\14.7\ISE_DS\EDK\data\wizards\ipxact\pcores\lmb_bram_if_cntlr_v3_00_a 

Удачи! Rob.

[dimone 0]

-Cпасибо огромное, но LogіcСore  отказывается его принимать, пишет : Unable to import non-IPXACT metadata file

[RobFPGA 35]

Приветствую!

2 minutes ago, dimone said:

Cпасибо огромное, но LogіcСore  отказывается его принимать, пишет : Unable to import non-IPXACT metadata file

Вы подробней опишите что и как вы делаете т что хотите -  так как, на сколько я помню, эта корка расчитанна на использование в EDK,  а не напрямую в coregen  ISE. 

Удачи! Rob.

[dimone 0]

8 hours ago, RobFPGA said:

Приветствую!

Вы подробней опишите что и как вы делаете т что хотите -  так как, на сколько я помню, эта корка расчитанна на использование в EDK,  а не напрямую в coregen  ISE. 

Удачи! Rob.

-Необходимо связать модуль "внешней" ВRAM с Мicroblaze , и то и то есть в Logicore, а вот отдельного BLM контроллера там уж нет, понимаю, что для памяти софт-микроконтроллера он присутствет , но как его использовать пока не знаю..  - ни в ISE ,ни в  Planahead-е ХМL файл присутствующий в указанной папке файл не генерится в хсо, проект в ISE не в EDK.

P.S. Перевел проект в PlanAhead , попытка "прикрутить корку" тоже не увенчалась успехом, несмотря на наличие файла ,появляется сообщение об отсутствии необходимого

Изменено 1 марта, 2020 пользователем dimone

[Strob 0]

А axi bram controller тоже отсутствует или он не подходит?

[Nick_K 0]

2 hours ago, Strob said:

А axi bram controller тоже отсутствует или он не подходит?

AXI-BRAM появился только в Vivado. Так что он и не будет там появляться.

On 3/1/2020 at 7:54 PM, dimone said:

для памяти софт-микроконтроллера он присутствет

А попытка скопировать данный примитив для своих нужд? Прямо в блок дизайнере. Или же если Вы пользуетесь каким-либо скриптом по созданию обвязки Микроблейза, то посмотреть, какие там комманды выполняются и вытащить для себя команду генерации оного примитива.

UPD Попробовал зайти в генератор IP, оказывается можно без всяких проблем сгененировать блок blk_mem_gen:7.3 и входным портом указать AXI шину. если Вам это подходит, то берите такой примитив - и проще и то что "Xilinx прописал"

[dimone 0]

6 hours ago, Nick_K said:

..берите такой примитив - и проще и то что "Xilinx прописал"

В LogіcСore  ІР -генераторе ,покрайней мере в версии что у меня, при конфигурации Микроблейза нет прямой возможности организовать отдельную AXI -шину, хоть, как понимаю ,они встроены для работы mcs с контрллерами памяти инструкций и данных.. Ксожалению для меня это еще пока сложновато, посему хотел воспользоваться IO-шиной  и BLM  , ума не приложу, зачем надо было выпиливать контроллер, который уже был..

[Nick_K 0]

11 minutes ago, dimone said:

В LogіcСore  ІР -генераторе ,покрайней мере в версии что у меня, при конфигурации Микроблейза нет прямой возможности организовать отдельную AXI -шину, хоть, как понимаю ,они встроены для работы mcs с контрллерами памяти инструкций и данных.. Ксожалению для меня это еще пока сложновато, посему хотел воспользоваться IO-шиной  и BLM  , ума не приложу, зачем надо было выпиливать контроллер, который уже был..

Я малость запутался (дяжкий день, наверное), но что значит "воспользоваться IO-шиной"? При конфиге Микроблейза, по сути, должна быть такая картинка:

Где верхние LMB только для Блейзовских задач, M_AXI_DC/IC в общем то тоже на первых порах не нужно трогать, а вот M_AXI_DP самое нужное оно. И это оно подключается к интерконнекту, который уже расширяется на нужное количество AXI портов и работается как с периферией.

Я надеюсь правильно понял проблему. Если нет - Вы уж простите

[dimone 0]

Я не в Вивадо, а в ISE ,  -6-я серия

 

 

 

[RobFPGA 35]

Приветсвую!

23 minutes ago, dimone said:

Я не в Вивадо, а в ISE ,  -6-я серия ...

Так это  Microblaze контроллер - у него интерфеса к внешней  памяти нет.

Удачи! Rob.

[Dimidrol 0]

2 часа назад, dimone сказал:

Я не в Вивадо, а в ISE ,  -6-я серия 

Microblaze в ISE конфигурируется в Xilinx Platform Studio (XPS), как и всегда было.

То, что вы показываете (Microblaze Microcontroller System - MCS) это обрубок Микроблейза с минимальной периферией, упакованный в IP CoreGen.

Это разные сущности и необходимо их разделять.

[dimone 0]

Но у MCS есть IO-шина, с которой ,если правильно понимаю, присутствовавший ранних версиях CoreGen - контроллер умеет работать?

"

[Alex77 4]

я этого "зверя" не использовал, однако какая связь между IO-шиной ( "Но у MCS есть IO-шина," ) и рисунком ?

Я не вижу корреляции по смыслу. На самом рисунке упоминается конкретно Microblaze но ни как не MCS.

ПС: если читать самую свежую доку (правда под виваду) на MCS v3.1 pg111-iomodule.pdf   - там говорится об отдельных сигналах для LMB и IO Bus.

Может быть Вы более ясно изложите исходную задумку того что вам надо?

[dimone 0]

хотелось из МCS иметь доступ ко второму порту памяти bram, используемой HDL модулем, прорчел что такое возможно, IP CoreGen сделал mcs, bram модуль, а вот контроллер ,чтоб поставить между ними он уже не пакует(