[Pitonbl4 0]

В block design вставляю блок AXI DMA. Пытаюсь его конфигурировать. s_axis_s2mm_tdata_width должно быть 64. Но оно упорно отображает 32 бита.
Как это изменить не могу понять.



1. tcl пробовал

startgroup
set_property -dict [list CONFIG.c_s_axis_s2mm_tdata_width.VALUE_SRC USER] [get_bd_cells axi_dma]
set_property -dict [list CONFIG.c_s_axis_s2mm_tdata_width {64}] [get_bd_cells axi_dma]
endgroup

Но вылетает CRITICAL WARNING: [BD 41-737] Cannot set the parameter c_s_axis_s2mm_tdata_width on /axi_dma_tus. It is read-only.

2. На форуме xilinx вроде бы говорят, что необходимо все соединить в bd и нажать validate design. Ничего не изменилось.

Естественно приходит сообщение:

Quote

[BD 41-1228] Width mismatch when connecting input pin '/axi_dma/s_axis_s2mm_tdata'(32) to net 'axis_dwidth_converter_1_m_axis_tdata'(64) - Only lower order bits will be connected, and other input bits of this pin will be left unconnected.

Ничего удивительного, ведь на блок дма приходит 64 бита.

3. Пытался удалить блок дма и заново создать. Не помогло. 32 бита на входе не меняются.

Vivado 2017.1

Помогите пожалуйста решить проблему

[RobFPGA 27]

Приветствую!

Странно -  в 18.3  разрядность меняется автоматом именно после validation design. Validation у вас заканчивается полностью, без ошибок ? 

Удачи! Rob.

[Pitonbl4 0]

13 minutes ago, RobFPGA said:

Приветствую!

Странно -  в 18.3  разрядность меняется автоматом именно после validation design. Validation у вас заканчивается полностью, без ошибок ? 

Удачи! Rob.

Выдает

startgroup
set_property -dict [list CONFIG.c_s_axis_s2mm_tdata_width {64}] [get_bd_cells axi_dma]
CRITICAL WARNING: [BD 41-737] Cannot set the parameter c_s_axis_s2mm_tdata_width on /axi_dma. It is read-only.
endgroup
WARNING: [BD 41-702] Propagation TCL tries to overwrite USER strength parameter C_M_AXI_S2MM_DATA_WIDTH(64) on '/axi_dma' with propagated value(32). Command ignored

 

Изменено 17 декабря, 2019 пользователем big_ben

[RobFPGA 27]

Приветствую!

Ну так попробуйте при создании корки НЕ задавать ширину входа

# set_property -dict [list CONFIG.c_s_axis_s2mm_tdata_width {64}] [get_bd_cells axi_dma]

 оставив его по умолчанию.

Удачи! Rob.

[Pitonbl4 0]

5 minutes ago, RobFPGA said:

Приветствую!

Ну так попробуйте при создании корки НЕ задавать ширину входа

# set_property -dict [list CONFIG.c_s_axis_s2mm_tdata_width {64}] [get_bd_cells axi_dma]

 оставив его по умолчанию.

Удачи! Rob.

Перезапустил vivado. В итоге вроде бы могу менять stream data width


Если выставляю 64, то в tcl
set_property -dict [list CONFIG.c_s_axis_s2mm_tdata_width {64}] [get_bd_cells axi_dma]
Нажимаю validate

WARNING: [BD 41-702] Propagation TCL tries to overwrite USER strength parameter C_M_AXI_S2MM_DATA_WIDTH(64) on '/axi_dma' with propagated value(32). Command ignored

[RobFPGA 27]

Приветствую!

14 minutes ago, RobFPGA said:

Ну так попробуйте при создании корки НЕ задавать ширину входа ...

То есть при создании корки  вообще руками в скрипте этот параметр НЕ трогать и НЕ устанавливать. 

Удачи! Rob.

[Pitonbl4 0]

Еще раз попробовал удалить блок дма, перезапустить вивадо, создать блок дма, нажать validate design.
Все сработало. Автоматом выставило правильную ширину

Изменено 17 декабря, 2019 пользователем big_ben