lexx 0 4 декабря, 2019 Опубликовано 4 декабря, 2019 · Жалоба Не указано, что клоки асинхронны между собой. Ну и in/out конечно же отсутствуют, если их нет, то по умолчанию оставить половину периода. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kluwer 0 12 декабря, 2019 Опубликовано 12 декабря, 2019 (изменено) · Жалоба On 12/1/2019 at 11:44 AM, nice_vladi said: В результате оптимизации модулей, колдовства с настройками синтеза и фиттера, удалось добиться приемлемых таймингов и работы схемы. Однако, квартус все равно не разложил регистры так, как полагается - в цепочку. На время забросил этот вопрос, но, чувствую, еще придется вернуться. А не надо никуда возвращаться и велосипед изобретать. Необходимо просто грамотно прописать тайм-констрейны с внешним клоком (virt_clk). Пытатся решить эту задачу руками - это всё равно что пытатся решить большую систему уравнений с N неизвестными путём слепого подбора. Наверное это лучше попросить сделать Квартус. Примеров полно, см. например, https://www.kit-e.ru/articles/plis/2010_11_44.php Выписываете прямо из времянок из даташита на АЦП констрейны. Раз у вас уже выровнены дорожки, значит разбег по дорожкам учитывать не нужно. АЦП скоростной, занчит, наверняка DDR-синхра, значит на входе встречают ALTDDIO, ну а дальше (включение дополнительных задержек и выравнивание тактового сигнала с отдельными битами шины данных с АЦП) - проблема Квартуса. Если все конктрейны прописаны как следует быть и соотвествуют даташиту - всё взлетает с ходу, проверено многократно. P.S. Кстати, если прописывать уж совсем лень, то часто помогает такой приёмчик: клок с ацп с ходу заводите на ФАПЧ с к.дел = 1 и фазовым сдвигом = 0. А уже с его выхода раздаёте ацпшный клок всем заинтересованным регистрам (включая altddio). До сих пор сам не понимаю, почему это работает, но оно часто решает все проблемы. Изменено 12 декабря, 2019 пользователем Kluwer Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
nice_vladi 1 13 декабря, 2019 Опубликовано 13 декабря, 2019 · Жалоба On 12/4/2019 at 1:32 PM, lexx said: Не указано, что клоки асинхронны между собой. Ну и in/out конечно же отсутствуют, если их нет, то по умолчанию оставить половину периода. Есть приписка, что клоки описаны, как exclusive группа. 17 hours ago, Kluwer said: ... грамотно прописать тайм-констрейны с внешним клоком (virt_clk) ... Вот я столкнулся с тем, что при ГРАМОТНОМ описании констрейнов - ничего не работало. Вот не поднималось - и всё тут. Поэтому пришлось колхозить, т.к. время очень поджимало. Вроде, все заработало, но покоя не дает - буду еще ковыряться. Всем спасибо за советы - буду применять =) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться