[Entomo 0]

Всем доброго времени суток. Мой вопрос: в каких программах EDA можно моделировать работу ПЛИС ? Так, чтобы не создавать новые проекты ПЛИС, а взяв из библиотеки конкретную микросхему определенного производителя промоделировать её работу в той или иной конфигурации. Отмечу, что меня не интересуют продвинутые варианты ПЛИС, а интересуют самые простые: PAL и PLA, причем, в том числе, - 80-х годов выпуска. Из программ для симуляции меня интересуют NI Multisim, Proteus, OrCAD/PSpice, и Altium Designer. Насчет Quartus пока не готов даже задать вопрос, поскольку только начал разбираться с ней, а с вышеперечисленными программами ну более-менее знаком.

Кроме того, у меня вопрос: какие программы могут формировать jedec (.jed) файлы ? По ссылке ниже, как я понимаю, используется программа Warp фирмы Cypress Semiconductor. А какие другие программы могут формировать jedec ? Меня интересует не Verilog, а VHDL.

Ссылка: https://www.youtube.com/watch?v=AZWH6ApZxnA

Изменено 7 ноября, 2019 пользователем Entomo

[pavlovconst 5]

Здравствуйте, необычный у вас вопрос. Скажите, а вас действительно интересует PALы из 80-x с какой-то практической целью, или вы их выбрали, так сказать, для "начала пути"?

 

Дело в том, что технологии, которые использовались тогда в программируемой логике были предельно простыми, высокоуровневые примитивы и IP ядра не использовались. Логики в устройстве было крайне мало, поэтому программа состояла, в общем-то, из горстки ANDов и ORов и писалась от руки. Я к тому, что если у вас нет конкретной задачи под конкретный чип из прошлого, пропустите этот этап вообще, полезного опыта он вам не принесет. В наши дни хорошим началом будет что-то на чипе EPM240T100.

 

Для функционального моделирования VHDL кода отлично подойдет Modelsim. Вы увидите как воздействия на входных портах преобразуются вашей схемой и выдаются на выход. Но привязки к конкретному корпусу и модели чипа там не будет. После моделирования можно будет экспортировать временную диаграмму с выходов схемы в текстовый файл, и его уже скормить какой-то другой программе. Возможно, вам такой способ подойдет...

Изменено 8 ноября, 2019 пользователем pavlovconst

[Alex77 4]

чую ТС интересует "реверс" прошивок. те есть нечто готовое и требуется понять что оно делает.

[Entomo 0]

54 минуты назад, Alex77 сказал:

чую ТС интересует "реверс" прошивок. те есть нечто готовое и требуется понять что оно делает.

Да неее... эт Вы слишком высокого мнения о начинающем радиолюбителе 

[des00 25]

1 hour ago, Entomo said:

Да неее... эт Вы слишком высокого мнения о начинающем радиолюбителе 

тогда вам к марсоходианам, там на пальцах разъясняется что и куда  https://marsohod.org/

[Entomo 0]

Суть моего вопроса приблизительно вот в чем: существует софт для конструирования и моделирования. То есть на этом этапе абстрагируются от реальной аппаратной физической прошивки  микроконтроллеров и реконфигурирования ПЛИС. Хотя, если я ничего не путаю, последние версии NI Multisim позволяют непосредственно физически реконфигурировать ПЛИС (возможно это позволяют делать и другие программы для моделирования, но я этого не знаю). Итак еще раз: существует софт для дизайна принципиальных схем и моделирования. Еще раз его перечислю: NI Multisim, Proteus, OrCAD/PSpice. Также это позволяет делать Altium Designer. В силу того, что конкретизированные после "прошивки" (в кавычках потому, что речь веду только о моделировании в софте) возможности/функции того или иного микроконтроллера должны быть актуализированы в программе-симуляторе, софт позволяет назначать микросхеме hex файл. Как это делается для микроконтроллеров я знаю и пробовал делать в Multisim и Proteus. Как это делается для PAL в Proteus (jedec (.jed) файлы) я, не дождавшись вчера ответа здесь в теме, разобрался сам на примере микросхемы 22v10 (классика всех учебных примеров): для этого по состоянию на где-то 2010-2012 годы формировались файлы в ispLEVER фирмы Lattice Semiconductor. 

Как это делается в NI Multisim, OrCAD/PSpice и, возможно, в Altium Designer я пока не знаю и хотел бы узнать. Поскольку указанные программы (вместе с Proteus) предназначены для моделирования. А для того чтобы моделировать схему включающую в себя ПЛИС, в моем дилетантском понимании, необходимо конкретизировать конфигурацию ПЛИС. Иначе что моделировать ? И, опять-таки в моем дилетантском понимании, Quartus не используется для моделирования принципиальных электронных схем так как это делается в NI Multisim, Proteus, OrCAD/PSpice и Altium Designer. Хотя точно я этого не знаю. Поэтому и задаю здесь вопрос. Итог: именно поэтому я хотел бы знать как в уже неоднократно перечисленных мною выше программах осуществляется конкретизация той или иной конфигурации ПЛИС. Если конечно же такая конкретизация осуществляется. Ну а если не осуществляется то что - моделировать можно лишь схемы не содержащие ПЛИС ? Мне кажется мой вопрос вовсе не праздный.

Надеюсь, что детализировал свой вопрос до нельзя.

P. S. В NI Multisim есть средства для создания проектов ПЛИС. Но как моделировать электронную схему содержащую ПЛИС  я пока не вижу там. 

1 час назад, des00 сказал:

тогда вам к марсоходианам, там на пальцах разъясняется что и куда  https://marsohod.org/

Там только Quartus. А в свое эссе постом выше я изложил все, что я думаю по этому поводу

Изменено 8 ноября, 2019 пользователем Entomo

[Nick_K 0]

Вопрос, конечно, интересный и своеобразный. У нас на конторе таким никто не занимается. Отдельно рисуется схема/разводится (и там особо ничего не моделируется) и отдельно есть разработчик ПЛИС, который зная ТЗ, создаёт проект на ПЛИС под конкретную задачу. Понятно, что берётся немного с запасаом и в основном делается "дубово" в части схемы (чтобы потом можно было вырулить на логике ПЛИСины, если вдруг ошибки). Прпоектируем в Альтиуме. ПЛИС - как придётся: есть и Xilinx и Altera.

Тут ведь дело какие, ПЛИС или более мелкие девайсы как CPLD, PAL, PLD и т.д. - это всё дискретка и чистая логика. Как сделать привильное подключение - это вопрос понимания интерфейсов типа LVDS или CMOS, а всё остальное вопрос проекта, оттестированного внутри среды разработки ПЛИС. Большого смысла соединять и тем более симулировать всё в куче не много, только лишние трудозатраты.

Правда недавно я натыкался на инструментарий от Aldec, который позволял моделировать мультиплисовые архитектуры, для разработчиков нейросетей. Но там совсем другие объёмы логических ячеек)

[Entomo 0]

5 минут назад, Nick_K сказал:

Вопрос, конечно, интересный и своеобразный. У нас на конторе таким никто не занимается. Отдельно рисуется схема/разводится (и там особо ничего не моделируется) и отдельно есть разработчик ПЛИС, который зная ТЗ, создаёт проект на ПЛИС под конкретную задачу.

Ну я так и думал. Мой вопрос, это, по-видимому, тот случай, когда дилетант задает вопрос увидев для себя непонятку в вещах с которыми профессионалы давно и счастливо живут. В то же время видео по ссылке в первом сообщении созданной мною темы (Proteus) как бы не мои больные фантазии. Значит что-то такое разработчики Proteus имели ввиду. В любом случае буду благодарен за комментарии других читателей моей темы

[Nick_K 0]

6 minutes ago, Entomo said:

Ну я так и думал. Мой вопрос, это, по-видимому, тот случай, когда дилетант задает вопрос увидев для себя непонятку в вещах с которыми профессионалы давно и счастливо живут. В то же время видео по ссылке в первом сообщении созданной мною темы (Proteus) как бы не мои больные фантазии. Значит что-то такое разработчики Proteus имели ввиду. В любом случае буду благодарен за комментарии других читателей моей темы

Почему же сразу "больные фантазии"? Я просто сказал что в условиях несколько отдалённых от примитивных PAL и PLD, таким никто не занимается. Нецелесообразно просто. Да и такие минимальные ПЛИСки очень редко можно встретить. Берут или корпусированную логику (потипа К155) или ставят уже полноценный CPLD. Вот недавно делал проект на 30 регистров в корпусе MAX 10. Ничего - заехало)))

На правах рекламы: Если вас интересуют современные асинхронные гибриды аналог-дискретка, взгляните на серию GreenPAK там и IDE интересное, и функционал хороший.

[Entomo 0]

По ссылке ниже полный разбор: там ближе к концу и готовые файлы для Proteus (как сам проект, так и jedec (.jed)) и ссылки на альтернативную симуляцию этой же ситуации в других программах (ну может не так как протеусе, а - "вид сбоку").  

 

http://digsys.upc.es/csd/P02/P2_T/P2_tut_BCD_7SEG_planA.html

11 минут назад, Nick_K сказал:

Если вас интересуют современные асинхронные гибриды аналог-дискретка, взгляните на серию GreenPAK там и IDE интересное, и функционал хороший.

Посмотрю, спасибо

[des00 25]

9 minutes ago, Entomo said:

По ссылке ниже полный разбор: там ближе к концу и готовые файлы для Proteus (как сам проект, так и jedec (.jed)) и ссылки на альтернативную симуляцию этой же ситуации в других программах (ну может не так как протеусе, а - "вид сбоку"). 

а можете ткнуть носом где именно? У меня плохой английский, но мне кажется, что в этой фразе

Quote

Start an EDA tool project for a CPLD/FPGA chip (hex_7seg_decoder_prj) and obtain the synthesised circuit. Represent and analyse the RTL and technology views.

и на этом рисунке http://digsys.upc.es/csd/P02/P2_T/Behav/RTL_behavioural.jpg

подразумевается классический квартус, а вот тут

Quote

Start an EDA VHDL simulator project and verify the Device-Under-Test (DUT) using a VHDL simulator test bench

подразумевается обычный софт от фпга вендора, о чем даже есть упоминание в файле тестбенча

-- VHDL Test Bench Created by ISE for module: HEX_7SEG_DECODER

 

[Entomo 0]

1 минуту назад, des00 сказал:

а можете ткнуть носом где именно? 

 

Цитата

1.- Start an Proteus schematic to contain a simple programmable logic device like the AM22V10. This a sample file.

2.- Using for instance this example VHDL file, start an ispLEVER Classic project to synthesise the circuit and obtain the JED configuration file to attach to the sPLD chip. The circuit can be inspected as an RTL view schematic using the Synplify Pro tool. This is a sample JED file and this an example report file to see where every pin is connected. 

 

3 минуты назад, des00 сказал:

...У меня плохой английский, но мне кажется, что в этой фразе

и на этом рисунке http://digsys.upc.es/csd/P02/P2_T/Behav/RTL_behavioural.jpg

подразумевается классический квартус, а вот тут

подразумевается обычный софт от фпга вендора, о чем даже есть упоминание в файле тестбенча

-- VHDL Test Bench Created by ISE for module: HEX_7SEG_DECODER

 

Помилуйте, я в своем сообщении выше предусмотрительно озвучил: там не только протеус, но и альтернативные симуляции этой же ситуации... по-моему я ничего не сокрыл...

[des00 25]

1 minute ago, Entomo said:

 

я думал вы про ПЛИС, а вы всё про примитивные устройства, которые, как уже указали выше, просто набор ключей и расписывались руками.

[Entomo 0]

18 минут назад, Entomo сказал:

... ссылки на альтернативную симуляцию этой же ситуации в других программах (ну может не так как протеусе, а - "вид сбоку").  

 

 

[des00 25]

4 minutes ago, Entomo said:

Помилуйте, я в своем сообщении выше предусмотрительно озвучил: там не только протеус, но и альтернативные симуляции этой же ситуации... по-моему я ничего не сокрыл...

в общем ответ на ваш вопрос

 Итог: именно поэтому я хотел бы знать как в уже неоднократно перечисленных мною выше программах осуществляется конкретизация той или иной конфигурации ПЛИС. 

никак. современные ПЛИС не промоделировать в этих программах. Слишком сложная внутренняя архитектура, слишком много всего учитывать и нужно это единицам,с проектами класса мигания светодиодом, без паяльника.

А логические симуляторы лучше делают те, кто на этом собаку сьел и может легко подтянуть технологические библиотеки моделирования от вендоров ПЛИС. Поэтому вам все же в квартус, исе,виваду, моделсим, альдек и учиться писать верификационное окружение. Ну либо не лезть в эту бесперспективную, с точки зрения времени, тему.