[full41 0]

Добрый день, Коллеги.

Тут начал рисовать схему FPGA Cyclony V и DDR3L с питанием от источника 1.35В. В процессе задумался как подавать клок в банк запитанный от 1.35В.

Смотрел различные буферы и генераторы, но они все работают от 1.5В. Решил посмотреть схему отладочной платы производителя, а там они на банк запитанный 1.5В подают через синтезатор SI5338Q запитанный от 1.8В сигнал. Начал смотреть стандарт, по уровням они не совпадают. Тут и возник вопрос почему производитель отладочной платы так сделал? Может можно так делать? Или может есть схемы согласования 1.35В с 1.5В или с 1.8В.

Заранее спасибо за помощь.   

[Aner 3]

Для согласования уровней лучше использовать специальные чипы для этого производящиеся - трансляторы уровней их много разных есть. Можно конечно поизвращаться сделать трансляторы уровней на резисторах, транзисторах но на сегодня кажется эта кривота странной. 

[Yuri124 1]

9 hours ago, full41 said:

подавать клок в банк запитанный от 1.35В

Вы бы написали, соответствующий какому стандарту клок собираетесь подавать.

9 hours ago, full41 said:

они на банк запитанный 1.5В подают через синтезатор SI5338Q запитанный от 1.8В сигнал

А ничего, что в даташите на генератор есть строки:

Quote

 Independently configurable outputs support any frequency or format:

LVPECL/LVDS

HCSL

CMOS

SSTL/HSTL

 Independent output voltage per driver: 1.5, 1.8, 2.5, or 3.3 V

 

[full41 0]

Клок хотелось подавать sstl 1.35В.

Насчёт того что поддерживается режимы это да. Но в схеме они подают питание на выходной каскад 1.8В, а ПЛИС записана от 1.35В. 

Но вот микросхемы которые могут сформировать выход по стандарту sstl1.35, я не нашел. Есть микросхемы с sstl1.5

[dinam 1]

Я заложился на 74AVC1T45. Питание от 1,2 В.

[Yuri124 1]

12 minutes ago, full41 said:

Клок хотелось подавать sstl 1.35В

посмотрите документ https://www.idt.com/document/apn/891-driving-lvpecl-lvds-cml-and-sstl-logic-idts-universal-low-power-hcsl-outputs

Там есть

Quote

An SSTL differential input resembles an LVDS or CML input, and can handle large signal swings of up to 0.3V outside the power rails, or small signal swings down to a few hundred millivolts peak-to-peak.

Так что - думаю, при 1,5В питании передатчика и 1,35В питании приемника, да еще если через конденсаторчики (а при этом будет всего то по 0,075В выше и ниже power rails) - проблем не возникнет.

 

И да - терминирующие резисторы по идее должны быть внутри FPGA, но если есть сомнения, а проверить нет возможности - можно их заложить на плату а потом просто не запаивать.

Изменено 18 сентября, 2019 пользователем Yuri124

[full41 0]

8 minutes ago, dinam said:

Я заложился на 74AVC1T45. Питание от 1,2 В.

В документации нечего не сказано про вносимый ддиттер. Это мня смущает.

13 minutes ago, Yuri124 said:

посмотрите документ https://www.idt.com/document/apn/891-driving-lvpecl-lvds-cml-and-sstl-logic-idts-universal-low-power-hcsl-outputs

Там есть

Так что - думаю, при 1,5В питании передатчика и 1,35В питании приемника, да еще если через конденсаторчики (а при этом будет всего то по 0,075В выше и ниже power rails) - проблем не возникнет.

 

И да - терминирующие резисторы по идее должны быть внутри FPGA, но если есть сомнения, а проверить нет возможности - можно их заложить на плату а потом просто не запаивать.

Спасибо, я читал данный документ. Но для оптимизации схемы хотелось использовать питание которое есть в устройстве. А на плате подходящее это только 1.35В.

Но меня как то все смущало, как производитель отладочной платы соединил Cmos 1.8 и sstl1.5 просто их соединив без каких либо преобразований

[dinam 1]

37 минут назад, full41 сказал:

Но меня как то все смущало, как производитель отладочной платы соединил Cmos 1.8 и sstl1.5 просто их соединив без каких либо преобразований

А чего смущаться? 

[full41 0]

Спасибо. Буду делать))