[1891ВМ12Я 0]

Пока валяется плата с Virtex-7, осваиваю трансиверы GTX. Возникли такие проблемы:

1) Симуляция, которую создает визард, оказывается нерабочей. Решил дописать в скрипт, который оно сгенерировало, опцию вывода в GUI (xsim --gui) и увидел, что всё висит в Z, исходные файлы отсутствуют, непонятно что там top-модуль. Прилагаю картину того что я вижу. Причем, подобные нелепые файлы симуляции вижу и у других сим-скриптов, созданных Vivado 2018 для других IP-ядер. Что я всё время делаю не так, что выходят нерабочие симуляционные проекты?

2) Читаю документацию ug476_7Series_Transceivers.pdf и там всё что касается начальной инициализации, процедуры сброса. Даю 1 такт cpllreset, но ничего не происходит. Играясь с разными комбинациями сбросов, коих там куча, удалось увидеть cplllock, но в симуляторе видно, что через некоторое время он молча сбрасывается в lost.

Кто может привести пример процедуры сброса или вкратце описать ее словами и примерными цифрами таймингов? Вот работала бы симуляция, я бы увидел в ней что и как правильно делать. Но не работает ни моя, ни "визардная" симуляция на базе xsim. Такты в симуляции подаю P/N 125 МГц, как и требуется согласно моим настройкам.

И есть еще один вариант - на симуляцию GTX трансиверов полагаться нельзя? И тогда я брошу эти безнадежные попытки и сразу попробую поработать с этим на железе, отлаживая через чипскоп или даже просто uart.

[10ff 0]

4 hours ago, AVR said:

И есть еще один вариант - на симуляцию GTX трансиверов полагаться нельзя? И тогда я брошу эти безнадежные попытки и сразу попробую поработать с этим на железе, отлаживая через чипскоп или даже просто uart.

 

Как раз Virtex 7. Симуляция Aurora. Все нормально работает. У вас же, я так понимаю, голый GTX-визард, наверное что-то забываете подать.

[1891ВМ12Я 0]

Нашел ответ на свой вопрос. Действительно симуляция работает. Просто при генерации IP-ядра оно создает рудименты и скрипты, которые создают впечатление будто это демонстрационные проекты. Тем не менее, это пустышки и я не понимаю зачем оно их вываливает.

Чтобы создать демо-проект, о котором говорится в документации, нужно поступать как пишут и показывают на скриншотах тут: https://forums.xilinx.com/t5/Networking-and-Connectivity/Ten-gig-eth-pcs-pma-core-no-example-design-was-generated/td-p/745988

Я же не делал генерации example design, ибо недавно работаю с Vivado, вот поэтому и получал непонятную хрень. А надо было кликнуть на кастомизированном ядре и в менюшке выбрать "Open IP Example Project". Тема решена.