[alex1985 0]

Доброго всем времени суток!

 

Делал проект на Cyclone III в Quartus 9.1, затем потребовалось перенести его на Cyclone IV EP4CE6E22I7, сейчас работаю в Quartus 15.0.0. pll добавлял из IP catalog, все настройки ставил по дефолту: один входной клок: 8МГц и два выходных: 200МГц и 32МГц. На вкладке "Operation mode" выбрал "Normal mode".

И вроде все нормально, камни очень похожие, но при компиляции появляется варнинг такого содержания:

 

RTL симуляция выглядит так:

Сигнал, поступающий на вход (inclk0 8МГц) объявлен как Global Clock и определен на ногу 23. Тактирование идет с микроконтроллера.

В констрейнах объявляю клоки следующим образом:

create_clock -name clk -period 8MHz [get_ports {clk}]

create_generated_clock -name clk_200MHz -source [get_ports {clk}] -multiply_by 25 [get_nets {pll_ena_inst1|pll1|altpll_component|auto_generated|wire_pll1_clk[0]}]
create_generated_clock -name clk_adc -source [get_ports {clk}] -multiply_by 4 [get_nets {pll_ena_inst1|pll1|altpll_component|auto_generated|wire_pll1_clk[1]}]

Прошу совета - насколько критичен этот варнинг?

Заранее спасибо!

Изменено 27 сентября, 2018 пользователем Sprite

[Flip-fl0p 4]

Вроде как выдается сообщение о том, что Вы подключаете клок на PLL не через специально предназначенный для этого пин, и предупреждает что у такого клока будет большой Jitter.

[alex1985 0]

Вроде как выдается сообщение о том, что Вы подключаете клок на PLL не через специально предназначенный для этого пин, и предупреждает что у такого клока будет большой Jitter.

Странно, вроде бы 23 пин - это dedicated clock..

 

 

[Darky777 0]

Писали ранее, что это баг

Однако что-то не исправили еще. забей

 

UPD не заметил, что написали про конкретное семейство artix V. Может только в нем и починили.

Изменено 3 октября, 2018 пользователем Darky777
Внести уточнение