[KeisN13 6]

24 Апреля 2021 состоялась вторая встреча FPGA разработчиков, прошедшая в формате конференции. Вместе с программой я выложу ссылки записи / нарезки докладов и ссылки на скачивание презентаций. Все видео собраны в отдельный плейлист на YouTube. Там же вы найдёте и полную 9-ти часовую запись с таймкодами

Программа:

• 10:00 Открытие конференции
• 10:10 - 11:00 Beyond HLS. Задачи архитектора, которые может решать экосистема разработки / Буровский Павел
• 11:10 - 11:20 Возможности отечественного САПР проектирования электроники Delta Design / Никита Малышев
• 11:20 - 12:10 Роль лексического и синтаксического анализа в маршруте разработки проекта ПЛИС/ Варганов Артем
• 12:10 - 12:20 Викторина #1
• 12:30 - 12:50 Платформа для on-line обучения схемотехнике на интерактивных схемах / Гнитеев Николай
• 13:00 - 13:50 Скриптовая среда для работы с периферией ПЛИС с использованием boundary-scan + демо / Иванов Алексей
• 13:50 - 14:00 Викторина #2
• 14:00 - 15:00 перерыв
• 15:00 - 15:20 Искусство отладки FPGA / Дыдыкин Сергей
• 15:30 - 16:20 Генерация HDL кода из моделей MATLAB/Simulink / Шидловский Дмитрий
• 16:20 - 16:30 Викторина #3
• 16:40 - 17:00 Опыт создания виртуальной лаборатории для проектирования на ПЛИС в МИЭМ НИУ ВШЭ / Романов Александр
• 17:10 - 18:00 Реализация криптоалгоритмов на ПЛИС / Мурзинов Дмитрий
• 18:10 - 18:30 Результаты хакатона, награждение победителей
• 18:30 - 19:00 Итоги конференции

[blackfin 16]

On 3/16/2021 at 8:29 PM, blackfin said:

Artix® UltraScale+™

Сделал пробный P&R тестового проекта на XCAU25P-2-i.

Для чипа заполненного на ~30% проект работает на частоте ~600 MHz.

Осталось выяснить цены.. :)

[Volkov 0]

3 hours ago, blackfin said:

Сделал пробный P&R тестового проекта на XCAU25P-2-i.

Для чипа заполненного на ~30% проект работает на частоте ~600 MHz.

Осталось выяснить цены.. :)

Жду Версаль:) - долго жду.  Там 600 должно еще лучше пойти.

[dtmf73 2]

Добрый день. А этот же пробный проект запихнуть в Artix.

Какая рабочая частота получиться?

[fguy 4]

20 часов назад, blackfin сказал:

Для чипа заполненного на ~30% проект работает на частоте ~600 MHz.

Смотрю на офсайте утилизацию на бпф и микроблэйз - заявленные частоты явно выше чем то что реально работает и не разваливается при разводке. Микроблэйз для обычного артикса заявлен 200 МГц - реально и стабильно работает 125, то же самое и ку - заявляют 300, а он даже на 200 не пашет. По бпф с флоат до 8к реально получить больше 350 что на к7, что на ку не получается.

17 часов назад, Volkov сказал:

Жду Версаль:) - долго жду.  Там 600 должно еще лучше пойти.

Интересные чипы даже без блока сопроцессоров. Имхо возвращение к встроенным контролерам ддр для плис большой плюс - экономит кучу места (IP DDR4 до 16к LUT) и обеспечивает стабильную работу не зависимо от разводки. Реально миллионник версаля по плис можно сравнивать с обычной плис на 1.5 лимона логики, а с блоком со-процов еще больше в зависимости от задач. Доски с ним уже вроде как доступны и открытая софтовая поддержка появилась с 2020.2. К сожалению блок сопроцов для DSP сейчас "условно полезен" - в предложенной библиотеке только фир-ы и маленькие бпф-ы (для флоат до 1к).

[blackfin 16]

5 hours ago, dtmf73 said:

А этот же пробный проект запихнуть в Artix.

Какая рабочая частота получится?

Для XC7A200T-2 этот же проект работает на частоте ~250 MHz.

 

2 hours ago, fguy said:

По бпф с флоат до 8к реально получить больше 350 что на к7, что на ку не получается.

Про float'ы ничего не скажу, не пробовал. А 24-х битное FFT на 16к точек с фиксированной запятой работает в XCKU60-2-i на 475 MHz. Чип заполнен на 5%.

Понятно, что если чип будет заполнен на 80%, то эта частота будет существенно ниже.

Видимо, на сайте Xilinx'а указана такая высокая частота IP Cores именно потому, что их частота измеряется на практически пустых чипах..

[fguy 4]

2 минуты назад, blackfin сказал:

Видимо, на сайте Xilinx'а указана такая высокая частота IP Cores именно потому, что их частота измеряется на практически пустых чипах..

Про бпф понятно что "один конь в вакууме" не актуален, но микроблэйзы тестил на пустом проекте - сам мб, эзернет и ддр и этого уже хватает что бы не работал проект на 200, а то же самое на 125 работает без проблем, хотя судя по описаниям мб должен работать на частоте акси-шины ддр ядра в плис. В их примерах мб то же выше 100 практически не используется.

[RobFPGA 27]

Приветствую!

21 minutes ago, fguy said:

Про бпф понятно что "один конь в вакууме" не актуален, но микроблэйзы тестил на пустом проекте - сам мб, эзернет и ддр и этого уже хватает что бы не работал проект на 200, а то же самое на 125 работает без проблем, хотя судя по описаниям мб должен работать на частоте акси-шины ддр ядра в плис. В их примерах мб то же выше 100 практически не используется.

Это  если думать  что любой проект соберется сам по себе. 
Если  нужно максимум  то надо прилагать определенные усилия  по физической имплементации. И тогда максимум можно вытащить и для проекта с 95% заполнения.     

 

Удачи! Rob.

[Nick_K 0]

54 minutes ago, RobFPGA said:

Если  нужно максимум  то надо прилагать определенные усилия  по физической имплементации. И тогда максимум можно вытащить и для проекта с 95% заполнения.

Там вроде подвезли мегаумные нейросети для плейсмента. Некоторые неведующие даже решили, что у нас отбирают работу. Мне вот интерестно насколько получится прирост, в каких объёмах и самое главное - как будет вести себя пересборка (для элементарного ECO к примеру).

[fguy 4]

57 минут назад, RobFPGA сказал:

Это  если думать  что любой проект соберется сам по себе. 
Если  нужно максимум  то надо прилагать определенные усилия  по физической имплементации. И тогда максимум можно вытащить и для проекта с 95% заполнения.

Когда плисы были маленькие а хотелки большие, то сия метода действительно была актуальна. Сейчас с продвижением витис сдк для вычислительных проектов временные констрэйны вообще выводятся из необходимых для написания атрибутов.

4 минуты назад, Nick_K сказал:

Там вроде подвезли мегаумные нейросети для плейсмента.

Портировал проект в 2021.1 с 2018 вивады. Какого то заметного улучшения по таймингам не увидел, время имплемента то же не уменьшилось (45 мин), а вот лютов процента 4 (на 100к) где то сэкономила - может бпф-ы улучшили - хз.

[RobFPGA 27]

Приветствую!

Just now, fguy said:

Когда плисы были маленькие а хотелки большие, то сия метода действительно была актуальна. Сейчас с продвижением витис сдк для вычислительных проектов временные констрэйны вообще выводятся из необходимых для написания атрибутов.

Это основная ошибка  FPGA-шников  - Надежда  на умного  дядю/синтезатор/роутер  который  все сделает  за вас и так "чтобы было хорошо".  

 

Удачи! Rob.

[fguy 4]

42 минуты назад, RobFPGA сказал:

Это основная ошибка  FPGA-шников  - Надежда  на умного  дядю/синтезатор/роутер  который  все сделает  за вас и так "чтобы было хорошо".

Я не зря ссылался на маленькие плис-ы - там вы действительно еще можете решать проблемы временными констрэйнами, фиксацией размещения ядер и т.п. финтами, а сделать то же самое на чипе в пол лимона лютов займет немеренную кучу времени и сил, за которые не всякий заказчик будет готов платить и ждать. Попытки решить проблемы разводки констрэйнами для меня чаще всего имели вид какого то необъяснимого шаманства, причем рабочим решениям дивились даже те кто понимает в этом много лучше меня - по их мнению мой вариант вообще бесполезен и не должен был решить проблему, а предложенный ими вариант проблему не решал вообще. Судя по синтезатору хлс даже производитель в чудодейственные констрэйны не особо верит - при синтезе ядер под более высокие частоты используется гораздо больше ресурсов плис, а не механизм оптимизации констрэйнов - хотя при синтезе и указывается конкретная модель плис с типом корпуса и таймингом.

[Nick_K 0]

59 minutes ago, fguy said:

Какого то заметного улучшения по таймингам не увидел, время имплемента то же не уменьшилось (45 мин), а вот лютов процента 4 (на 100к) где то сэкономила - может бпф-ы улучшили - хз.

А вы читали дитеилз по этой ML технологии. Я просто не интересовался для Xilinx но такая же тема поднялась и на наших тулах.

И на сколько я понял там прирост происходит не совсем при единичном ране, а при мультизапусках. Когда меняя некие настройки и тюня проект, нейронка тренируется и сама начинает "помогать". Фишка в том, что это для проектов под 500к+ элементов и у меня просто таких нет, чтобы проверить 

И было интерестно какие есть нюансы для Хилых в этой области.

[RobFPGA 27]

Приветствую!

13 minutes ago, fguy said:

Я не зря ссылался на маленькие плис-ы - там вы действительно еще можете решать проблемы временными констрэйнами, фиксацией размещения ядер и т.п. финтами, а сделать то же самое на чипе в пол лимона лютов займет немеренную кучу времени и сил, за которые не всякий заказчик будет готов платить и ждать. ...

Так и я не  задарма   
У меня последние  лет 10  в основном только таки FPGA в проектах. И  ни один из этих проектов  не  делался по принципу "как получится". 
Всегда были требования выполнения которых приходилось добиваться в том числе и весьма неординарными физическими констрейнами.  

И по своему опыту могу утверждать - чем  больше FPGA тем более высокую роль играют  констрейны (в том числе и физические) как на получаемые параметры дизайна,  так и на время сборки чтобы "... заказчик не ждал" 

Удачи! Rob.

[fguy 4]

7 минут назад, Nick_K сказал:

Когда меняя некие настройки и тюня проект, нейронка тренируется и сама начинает "помогать".

Какая то фантастика - для имплемента настроек практически нет - есть варианты оптимизации и констрэйны до кучи, но до автогенерации дополнительных по результатам разводки дело еще вроде не дошло. Ну а синтез, если надо побыстрее и место позволяет, делается поядерный и пересинтезируются только измененные ядра.