[dxp 34]

39 минут назад, Volkov сказал:

100 Кинтексов 410-ых. Да, понимаю, это не тысяча, но хотелось хоть какую то скидку. 

А с кем вы разговаривали? Непосредственно с кем-то из Avnet?

[Мур 1]

https://www.eejournal.com/article/intel-introduces-two-monolithic-agilex-fpga-and-soc-families-part-2-sundance-mesa-is-now-the-agilex-5-e-series/

Intel представляет два монолитных семейства ПЛИС Agilex и SoC, часть 2: Sundance Mesa теперь серия Agilex 5 E

автор: Стивен Лейбсон

В сентябре прошлого года я опубликовал статью о EEJournal.com в нем описывались два новых семейства устройств Intel Agilex FPGA и SoC, Agilex 5 D-series и пока безымянная серия, ранее известная как “Sundance Mesa”, представленная на прошлогодней выставке Intel Innovation. (См. “Intel представляет два монолитных семейства ПЛИС Agilex и SoC, часть 1.”) Как обсуждалось в предыдущей статье, два новых семейства ПЛИС / SoC имеют много общих характеристик, начиная с их монолитной конструкции. Я ожидал, что вслед за первой статьей через пару дней появится вторая, описывающая ПЛИС Sundance Mesa. Однако еще в сентябре Intel не была готова к такому раскрытию информации. Теперь все готово. 10 января Intel официально объявила, что Sundance Mesa - это Intel Agilex 5 E-Series. За прошедшие месяцы изменилось только название продукта. Intel Agilex D-Series стала Intel Agilex 5 D-Series, а Sundance Mesa - Intel Agilex 5 E-Series. В сегодняшней статье рассматриваются различия между этими двумя сериями устройств, чтобы вы могли лучше выбирать между ними для вашего следующего проекта проектирования ПЛИС.

Возможно, самыми большими различиями между семействами устройств Agilex 5 D-Series и E-Series являются энергопотребление и размер корпуса. ПЛИС и SoC Intel Agilex 5 E-Series бывают двух видов: оптимизированные по энергопотреблению и производительности. Устройства Intel Agilex 5 D-series представлены только в одном варианте, который похож на оптимизированную по производительности форму Agilex 5 E-Series в том, что она оптимизирована по производительности. Устройства Agilex 5 E-Series с оптимизированным энергопотреблением, а также ПЛИС и SOC Agilex 5 D-series являются устройствами SmartVID, поэтому для работы устройства при оптимальном напряжении ядра, определяемом заводским соотношением мощности и производительности, требуется внешний регулятор напряжения PMBus. Вы должны управлять источниками напряжения VCC и VCCP core для этих устройств с помощью специального регулятора напряжения PMBus. В обмен на это эти устройства останутся с заданным значением мощности / производительности в диапазоне рабочих температур.

Оптимизированные по энергопотреблению ПЛИС и SOC серии Agilex 5 E требуют фиксированного напряжения питания ядра 0,75 и 0,8 В. Производительность устройства выше при напряжении ядра 0,8 В, но энергопотребление ниже при напряжении ядра 0,75 В. Производительность устройств будет несколько ниже при более низком напряжении ядра. Intel объяснила, что эти оптимизированные по энергопотреблению устройства имеют более низкое статическое энергопотребление, чем версии Agilex 5 E-Series со вкусом SmartVID. С этими устройствами можно использовать упрощенный источник питания, что может снизить затраты на уровне системы, если вам не нужно выжимать максимальную скорость из семейства.

Размер упаковки - еще одно существенное различие между устройствами Agilex 5 D-series и E-Series. Семейства устройств как серии D, так и серии E выпускаются в корпусе, к сожалению, названном “balls anywhere”, который имеет площадки разного размера и смешанный шаг шариков по сравнению со стандартными пакетами с шаровой сеткой (BGA), которые имеют одинаковые размеры шариков для припоя, площадки и шаг площадки, как показано на рисунке ниже.

Стандартная шаровая сетка в сравнении с упаковкой “Balls Anywhere” для ПЛИС и SoC Intel Agilex 5. Фото предоставлено Intel

 

Intel заявляет, что упаковка “balls anywhere” позволяет уменьшить размеры корпусов устройств и сократить количество требуемых слоев печатной платы. ПЛИС и SoC серии Agilex 5 D предлагаются только в упаковке “balls anywhere”, в то время как ПЛИС и SoC серии Agilex 5 E также доступны со стандартным пакетом BGA с шагом шариков, установленным на сетке 0,5 мм. Intel заявляет, что этот формат BGA по-прежнему позволяет использовать небольшие пакеты, но с большим количеством выводов ввода-вывода, чем это возможно при использовании упаковки “balls anywhere”, за счет возможного увеличения количества слоев печатной платы. Если для вашего дизайна важны площадь платы, общий размер платы и стоимость печатной платы, вы вполне можете решить использовать пакет “balls anywhere”. Если вам нужно больше выводов ввода-вывода, то вы, скорее всего, предпочтете обычный пакет BGA.

Более тонкие различия между устройствами Agilex 5 D-series и 5 E-Series проявляются в количестве логических элементов и блочных модулей памяти в устройствах, предлагаемых в этих новых семействах, количестве высокоскоростных портов SerDes, поддерживаемых каждым устройством, скорости этих высокоскоростных портов SerDes, тактовой частотескорости для системы жестких процессоров (HPS) и типы поддерживаемых DDR SDRAM. Каждое из новых семейств устройств включает в себя разное количество встроенных ресурсов, при этом устройства Agilex 5 D-series особенно загружены встроенной SRAM-памятью по сравнению с устройствами Agilex 5 E-Series.

Оптимизированное по энергопотреблению семейство устройств Agilex 5 серии E включает в себя от 50 до 656 тыс. логических элементов (LES) и от 130 до 1611 блоков памяти M20K. Оптимизированные по производительности устройства Agilex 5 серии E содержат от 138 до 656 тысяч файлов и от 358 до 1611 блоков памяти M20K. Устройства Agilex 5 серии D содержат от 103 до 644 файлов и от 534 до 3204 блоков памяти M20K.

Оптимизированные для производительности ПЛИС и SOC Agilex 5 D-series и Agilex 5 E-Series оснащены приемопередатчиками SerDes, поддерживающими скорость передачи данных 28,1 Гбит/с. Устройства Agilex 5 E-Series, оптимизированные для производительности, имеют до 24 таких приемопередатчиков со скоростью 28,1 Гбит / с, в то время как устройства Agilex 5 D-Series имеют до 32 таких приемопередатчиков. Устройства Agilex 5 E-Series с оптимизированным энергопотреблением снижают эти приемопередатчики до максимальной скорости передачи данных 17,16 Гбит / с и имеют до 24 таких портов приемопередатчика.

Три семейства Intel Agilex 5 также отличаются по объему поддержки PCIe из-за различий в скорости и количестве приемопередатчиков. Устройства Agilex 5 D-series поддерживают работу с PCIe 4.0 x8 с помощью целых четырех жестких блоков PCIe IP-контроллеров. Устройства Agilex 5 E-Series с оптимизированной производительностью имеют меньше высокоскоростных портов SerDes и, следовательно, могут поддерживать работу PCIe 4.0 x4 с помощью целых шести жестких блоков PCIe IP-контроллеров. Оптимизированные по энергопотреблению ПЛИС и SOC Agilex 5 E-Series вообще не поддерживают PCIe 4.0. Вместо этого эти устройства поддерживают работу PCIe 3.0 x4 с помощью целых шести жестких блоков PCIe IP-контроллеров. Если в списке потребностей или пожеланий вашего проекта значатся конкретные требования к PCIe, только эти различия могут повлиять на ваш выбор.

Аналогичным образом, существуют некоторые различия в максимальных тактовых частотах процессоров в блоках HPS, встроенных в семейства SoC Agilex 5 D-series и Agilex 5 E-Series. Для SOC Agilex 5 серии D и оптимизированных для производительности Agilex 5 серии E двухъядерный процессор Arm Cortex-A76 в HPS работает с максимальной тактовой частотой 1,8 ГГц, а двухъядерный процессор Arm cortex-A55 работает с максимальной тактовой частотой 1,5 ГГц. Для оптимизированных по энергопотреблению SOC серии Agilex 5 E двухъядерный процессор Arm Cortex-A76 в HPS работает с максимальной тактовой частотой 1,6 ГГц, а двухъядерный процессор Arm cortex-A55 работает с максимальной тактовой частотой 1,33 ГГц.

На практике разница в 11% в оптимизированных по энергопотреблению SOC Agilex 5 E-Series не сильно повлияет на общую производительность. В конце концов, мы говорим о ПЛИС. Разработчики систем, скорее всего, будут использовать программируемую логику на кристалле для выполнения сложных задач, когда дело доходит до выполнения высокоскоростных задач. Тем не менее, в некоторых приложениях более высокая тактовая частота HPS может иметь преимущество, поэтому имейте в виду различия.

 

Все новые ПЛИС и SOC Agilex 5 D-series и Agilex 5 E-Series содержат встроенные жесткие контроллеры SDRAM, но типы SDRAM, поддерживаемые этими устройствами, различаются несколько сложным образом. Устройства Agilex 5 D-series поддерживают:

• DDR5-4000 (2000 МГц, 4000 МП / сек)
• LPDDR5 (2233 МГц, 4267 МП / сек)
• DDR4-3200 (1600 МГц, 3200 МП / сек)
• LPDDR4 (2133 МГц, 4267 МП / сек)

Оптимизированная для энергопотребления поддержка устройств Agilex 5 E-Series:

• LPDDR5 1200 МГц (2400 МП / сек)
• DDR4-2400 (1200 МГц, 2400 МП / сек)
• LPDDR4 (1333 МГц, 2666 МП / сек)

Оптимизированная для производительности поддержка устройств серии Agilex 5 E:

• DDR5-3600 (1800 МГц, 3600 МП/сек)
• LPDDR5 (1867 МГц, 3733 МП/сек)
• DDR4-3200 (1600 МГц, 3200 МП / сек)
• LPDDR4 (1867 МГц, 3733 МП/сек)

Кроме того, устройства Agilex 5 серии D и Agilex 5 серии E с оптимизированной производительностью оснащены жестким IP-адресом, поддерживающим протоколы MIPI D-PHY v2.5 Camera Serial Interface (CSI-2) и Display Serial Interface (DSI) со скоростью 3,5 Гбит/с на полосу. Устройства Agilex 5 E-Series с оптимизированным энергопотреблением также поддерживают IP MIPI D-PHY v2.5, но поддерживают протокол со скоростью 2,5 Гбит / с на полосу.

Хотя Intel не любит использовать эти слова, устройства Agilex 5 D-series и Agilex 5 E-Series укрепляют позиции компании в области ПЛИС среднего и низкого уровня. Когда компания проводит сравнения, она сравнивает устройства Agilex 5 серии D с семейством Stratix 10, которое теперь относится к семейству среднего класса, поскольку оригинальное семейство Agilex существует уже несколько лет. Компания сравнивает устройства Agilex 5 E-Series со своим устаревшим семейством Cyclone V, которые представляют собой 28-нм устройства, представленные десять лет назад. К настоящему времени эти устройства Cyclone явно относятся к низкоуровневым ПЛИС и SoC.

Однако в спецификациях указано, что эти два новых семейства Agilex - это что угодно, только не ПЛИС и SoC низкого уровня. Благодаря архитектурному наследию Agilex, многочисленным усовершенствованиям HPS, новому тензорному блоку и другим встроенным ресурсам, удешевляющей монолитной конструкции и меньшим размерам корпуса, эти новые семейства устройств Agilex 5 предоставляют впечатляющие возможности, которые наверняка понравятся разработчикам оборудования на базе ПЛИС. Между тем, Intel явно стремится расширить успешный бренд Agilex еще дальше в линейке продуктов с помощью недавно представленного “оптимизированного по мощности и стоимости” семейства устройств Agilex 3 в компактных форм-факторах. Тем не менее, Intel по-прежнему дразнит клиентов и потенциальных клиентов танцем семи завес, когда речь заходит о ПЛИС серии Agilex 3. Нам пока не разрешают видеть детали. Вместо этого Intel заявляет, что подробности “ожидаются”. Без сомнения, компания раскроет эти подробности в свое время.

[fguy 4]

Если короче то интел/альтера выпустил аналог версаля. Не очень понял что они имеют ввиду под "тензорным блоком". Тенденция на встроенные контролеры ддр имеет место в обоих компаниях, что и понятно - ддр контролер на логике плис отжирает кучу ресурсов и практически не прогрессирует за все время жизни плис - поддержать какой то более новый тип ддр он все равно не сможет.

[goodsoul 0]

1 hour ago, fguy said:

Если короче то интел/альтера выпустил аналог версаля. Не очень понял что они имеют ввиду под "тензорным блоком". Тенденция на встроенные контролеры ддр имеет место в обоих компаниях, что и понятно - ддр контролер на логике плис отжирает кучу ресурсов и практически не прогрессирует за все время жизни плис - поддержать какой то более новый тип ддр он все равно не сможет.

>>Если короче то интел/альтера выпустил аналог версаля
Все-таки Versal - это ACAP. Agilex - FPGA.

>>Не очень понял что они имеют ввиду под "тензорным блоком"
На сайте Intel об этом написано. Если кратко - тензорный блок был представлен в S10NX. В Agilex E и D тензорный режим вкрутили в стандартный DSP блок. Т.е. помимо привычных INT и FP режимов добавился тензорный режим чтобы выдать много TOPS в INT8. Еще раз - в Versal для AI добавили отдельные ускорители, которые нужно отдельно программировать. В Agilex - это часть DSP блока.

ИМХО, основная суть анoнса в том, что появились новые подсемейства Agilex/Agilex SoC в небольших емкостях, со свежими ARMами, которые производят не на TSMC, а на фабриках Intel. Это все важно в контексте спекуляций о том, что Intel сфокусирован только на больших и дорогих FPGA.
 

[fguy 4]

2 часа назад, goodsoul сказал:

Все-таки Versal - это ACAP. Agilex - FPGA.

Agilex это уже не чистый FPGA, а в терминах Xilinx это уже SOC (как Zynq - FPGA + ARM). Versal по факту тот же SOC с добавленной матрицей процов, которая может молотить поток и на 1 ГГц, чего в плис по факту так и не достигли.

[StewartLittle 41]

В 17.01.2023 в 14:29, fguy сказал:

Если короче то интел/альтера выпустил аналог версаля.

По мне, так это скорее аналог Лэттисовского Avant'а: https://www.latticesemi.com/en/Products/FPGAandCPLD/Avant-E

 

В 17.01.2023 в 10:26, Мур сказал:

Кроме того, устройства Agilex 5 серии D и Agilex 5 серии E с оптимизированной производительностью оснащены жестким IP-адресом, поддерживающим протоколы...

Гуглоперевод, "бессмысленный и беспощадный"...

... оснащены аппаратными IP-блоками, поддерживающими протоколы...

[StewartLittle 41]

В 01.03.2023 в 10:11, KeisN13 сказал:

Очередная конференция FPGA разработчиков стартует в апреле 2023 и пройдет она в Москве, Санкт-Петербурге и Томске.

Пригласите НИИМЭ/Микрон - очень интересно, как у них дело движется.

[KeisN13 6]

On 3/1/2023 at 11:00 AM, StewartLittle said:

Пригласите НИИМЭ/Микрон - очень интересно, как у них дело движется.

А есть контакты кому написать?

[StewartLittle 41]

В 01.03.2023 в 11:03, KeisN13 сказал:

А есть контакты кому написать?

Здесь пробегало, в ветке про отечественные ПЛИС.

[blackfin 16]

Вышла книга: Software Defined Radio with Zynq UltraScale+ RFSoC

 

Кто-нибудь может скачать и поделиться?

[andrewkrot 0]

On 3/18/2023 at 8:03 AM, blackfin said:

Вышла книга: Software Defined Radio with Zynq UltraScale+ RFSoC

 

Кто-нибудь может скачать и поделиться?

https://dropmefiles.com/jNT7h

[blackfin 16]

@andrewkrot, спасибо!

[KeisN13 6]

Слет FPGA разрабов состоялся 01 апреля в Москве и 08 апреля в Санкт-Петербурге. 19 докладов заслушано, 150 человек присутвовало. Все записи и презентации выложены на youtube. Сслыки на все есть в отчете на хабре https://habr.com/ru/articles/728460/

Собираемся теперь в последнюю субботу ноября и первую субботу декабря. Как регистрация откроется, закину в этот тред.

[Alex77 4]

Что то я зануден...

Посмотрел парочку докладов (в начале )

qemu+cocotb/mathwork+simulink

1) нет тезисов о "достоинствах" данного "метода" по сравнению с другими.

2) не раскрыта тема "почему выбран именно это способ", при наличии "штатных" (и простых в использовании).

3) и что именно тестировалось в qemu+cocotb ? Толи линукс с дровами в qemu толи ip корка....

4) чем плох qemu от xilinx если он работает и выполняет свой функционал ?

5) итд итп

Выглядит как "движуха ради движухи"...или я может слышу, но не слушаю?

Изменено 17 апреля, 2023 пользователем Alex77

[blackfin 16]

Встречаем очередного монстра: VP1902

 

Quote

Hardened DDR Memory Controllers: 14

DDR Bus Width: 896