[sonycman 0]

нет, в том то и дело, что они не синхронны.

 

да, все верно.

Вы дали взаимоисключающий ответ.

Ещё раз, пожалуйста.

 

Имеется плата с ПЛИС 1270, с которой идёт мастер I2S интерфейс, где относительно MAX10 все сигналы (BCK, LRCK и DATA) - входы.

С той же платы идёт клок 49 МГц, на базе которого, как вы говорите, работает I2S 1270 (через делители).

 

Тогда получается, что интерфейсный входящий клок BCK синхронен клоку генератора 49 МГц.

[john72 0]

Вы дали взаимоисключающий ответ.

Ещё раз, пожалуйста.

 

Имеется плата с ПЛИС 1270, с которой идёт мастер I2S интерфейс, где относительно MAX10 все сигналы (BCK, LRCK и DATA) - входы.

С той же платы идёт клок 49 МГц, на базе которого, как вы говорите, работает I2S 1270 (через делители).

 

Тогда получается, что интерфейсный входящий клок BCK синхронен клоку генератора 49 МГц.

приношу извинения, действительно не правильно написал. И с мастерами возможно тоже.

Клок 49 МГц с 1270 идет на 10М08, там получаются BCK, LRCK они идут на 1270. Входные BCK, LRCK синхронны 49 МГц на 1270.

 

 

[sonycman 0]

Клок 49 МГц с 1270 идет на 10М08, там получаются BCK, LRCK они идут на 1270. Входные BCK, LRCK синхронны 49 МГц на 1270.

Тогда 10М08 является мастером, который генерирует клоки I2S, а 1270 - слэйв, отдающий по этим клокам данные.

Имея базовый клок 49 МГц, логично дальше работать по нему - нормальная синхронная схема.

 

Если же им принципиально не пользоваться - его надо как то восстанавливать.

Ваша схема с ФИФО должна работать без проблем (хоть и с приличным джиттером), только со стороны чтения частота должна быть гарантированно выше записывающей стороны.

[john72 0]

вот схема. В принципе мне все понятно относительно ФИФО. Всем спасибо за советы и разъяснения!

FIFO.pdf