[bogaev_roman 0]

Описал для virtex6 чтение по двум портам на verilog из rom:

reg [11:0] rom [2**10-1:0];
reg signed [11:0] output_data_sin,output_data_cos;
initial
      $readmemh("../sin_table.txt", rom, 0, 1023);

always @(posedge clk) begin
    output_data_sin <= rom[addr_sin_s];
    output_data_cos <= rom[addr_cos_s];
    end

В planahead после разводки наблюдаю две банки памяти. Собрал корку и подключил ее вместо этого описания:

wire signed [11:0] output_data_sin,output_data_cos;
rom_2port rom(
.clka(clk),
.addra(addr_sin_s),
.douta(output_data_sin),
.clkb(clk),
.addrb(addr_cos_s),
.doutb(output_data_cos)
);

Функционал тот же, но банк один. Что я не так сделал?

[RobFPGA 27]

Приветствую!

 

always @(posedge clk) begin
    output_data_sin <= rom[{1'b0,addr_sin_s}];
    output_data_cos <= rom[{1'b1,addr_cos_s}];
end

 

Если хотите разные таблицы через 2 порта читать

 

 

Успехов! Rob.

[andrew_b 14]

Это старая багофича xst.

 

[bogaev_roman 0]

Если хотите разные таблицы через 2 порта читать

Там только четверть таблицы синуса и требуется читать из одной таблицы, но по разным адресам. Полностью синус и косинус формируются посредством дополнительной логики на адресации и выходных значениях.

Это старая багофича xst.

Спасибо. Это утверждение справедливо и для двух-портовой RAM?

[andrew_b 14]

Это утверждение справедливо и для двух-портовой RAM?

С RAM вроде бы всё нормально.

[bogaev_roman 0]

С RAM вроде бы всё нормально.

Попробую, спасибо.

[AJIEKCEu 0]

Есть документ: http://www.xilinx.com/support/documentatio..._7/xst_v6s6.pdf

Ориентируйтесь на страницу 251.

Для чтения с двух портов одной RAM не дублируя данные - сделайте два блока @always. На каждый порт - свой.