[jeckor 0]

Здравствуйте! Мне нужно организовать связь компьютера с платой от фирмы Xilinx ZC702. Решил ничего не выдумывать и использовать терминал Tera Term, который через виртуальный COM-порт может принимать и отправлять данные на плату (на самой плате для такой свзяи есть USB-to-UART интерфейс). Для проверки использую связку Vivado - SDK. Использую следующую схему:

 

 

Генерирование .bit файла приводит к следующей ошибке:

 

 

Другими словами, пины для AXI Uartlite модуля нужно распределить самому, что я и сделал через Open Implemetation Design -> I/O Ports.

 

Последующее генерирование .bit файла уже не приводит к ошибкам. Дальше я экспортирую его в SDK. Проверочный код беру из примеров SDK. Там тестируются такие функции как XUartLite_SendByte() и XUartLite_RecvByte() , которые соответственно отправляет какое-то число, а потом его же и принимает. Однако при запуске ничего не происходит:

 

 

В чем проблема?

[VBKesha 0]

Зачем на тестовой схеме два UART-Lite?

Стартует ли проц вообще?

Правильно ли согласованы скорости?

Не перепутаны ли ноги RX/TX?

[1891ВМ12Я 0]

В чем проблема?

Проблема может быть в чем угодно. Я бы попробовал промоделировать симулятором и увидеть на графиках что ножка uart_tx действительно что-то шлет.

 

Я использую в своих теситбенчах "UART Transmitter and Receiver Macros. 8-bit, no parity, 1 stop bit Integral 16-byte FIFO buffers" от дяди Ken Chapman-а, и поэтому прямо в модели я получаю текстовый вывод в консоль от моделируемой системы - очень удобно отлаживать. т.е. в тестбенч включаю UART приемник и вывод в консоль при помощи $write языка Verilog.