[ConstHw 0]

Всем привет

 

Возник тонкий вопрос. Пользуюсь перечисляемым типом с предустановленными значениями и хочу этот тип переключать

 

enum logic [1:0] {ALPHA = 0, BETA = 1, GAMMA = 2} muxer;

always @(posedge clk)
    muxer <= cfg_wdata[1:0];
end

 

Cadence Incisive при симуляции высыпает варнгинг

This assignment is a violation of SystemVerilog strong typing rules for enumeration datatypes.

 

Как правильно присваивать значение, чтобы избежать этого нарушения?

 

 

 

 

[DimaG 0]

Как правильно присваивать значение, чтобы избежать этого нарушения?

 

Попробуйте добавить еще одно значение в енум

enum logic [1:0] {ALPHA = 0, BETA = 1, GAMMA = 2, ERR=3} muxer;

[embddr 0]

Всем привет

 

Возник тонкий вопрос. Пользуюсь перечисляемым типом с предустановленными значениями и хочу этот тип переключать

 

enum logic [1:0] {ALPHA = 0, BETA = 1, GAMMA = 2} muxer;

always @(posedge clk)
    muxer <= cfg_wdata[1:0];
end

 

Cadence Incisive при симуляции высыпает варнгинг

This assignment is a violation of SystemVerilog strong typing rules for enumeration datatypes.

 

Как правильно присваивать значение, чтобы избежать этого нарушения?

 

Можно либо сделать дешифратор, либо привести тип к enum:

  typedef enum logic [1:0] {ALPHA = 0, BETA = 1, GAMMA = 2} muxer_t;
  muxer_t muxer;

  always @(posedge clk)
    muxer <= muxer_t'(cfg_wdata[1:0]);

[des00 25]

Всем привет

 

Возник тонкий вопрос...

Как правильно присваивать значение, чтобы избежать этого нарушения?

Объявить тип и сделать приведение типов. В стандарте примеры есть

[ConstHw 0]

embddr, des00 спасибо, помогло