[sashko_g 0]

А чем Вам решение не устраивает с синтезатором на несколько гиг и последующем делением частоты?

т.е. Формировать на нескольких гигах и потом при помощи делителя опускать вниз.... Ну как на некоторых анализаторах спектра сделано.

правда придётся ФНЧ диапазонные делать, чтоб с гармониками бороться, но это уж minicircuits. Но маломощные переключалки и фильтры сей час не проблема.

 

Чтоб диапазон перекрыть возможно будет легче коэффициент деления переключать. А может и просто синтезатор с полосой перестройки 1 гиг можно найти.

 

Сейчас есть синтезаторы с полосой в 13 гиг, это не проблема. Основной вопрос: перестройка на любую частоту за 10 мкс и минимальное энергопотребление.

 

[Шаманъ 0]

Если по шумам требований нет, то можно взять две ФАПЧ (на тех же HMC83x, например) загнать в диапазон 2..3ГГц (или другой с перестройкой в 1ГГц для одного ФАПЧа и на фиксированную частоту или с относительно небольшой перестройкой для другого) и на смеситель, потом ФНЧ с частотой среза 1ГГц. Если все сделать аккуратно, то есть шанс получить гармоники -60дБ с одним ФНЧ с частотой среза 1ГГц. Заодно, если менять частоты обоих генераторов, то можно обойти спуры дробного делителя.

 

[rloc 43]

PLL+VCO типа HMC832. Если включить ручную калибровку и ширину петлевого фильтра 250 кГц можно добиться времени перестройки около 20-45 мкс при допустимой ошибке в 10 Гц (результат моделирования в ADIsimPLL).

На практике достичь точности установки частоты в 10 Гц с помощью PLL за время менее 50 мкс очень сложно, не буду говорить невозможно. Задержка (фаза) в петле и коэффициент передачи "гуляют" по всем параметрам и учесть их крайне сложно. Только поначалу ГУН приближается к искомой частоте обратно пропорционально ширине полосы петли обратной связи, потом закон становится экспоненциальным.

[VCO 0]

Если все сделать аккуратно, то есть шанс получить гармоники -60дБ с одним ФНЧ с частотой среза 1ГГц. Заодно, если менять частоты обоих генераторов, то можно обойти спуры дробного делителя.

Скорость перестройки такого слалома в 10 мкс будет достичь очень сложно. Но он же (обход спур) возможен и в варианте с DDS, где тактовая для него будет ФАПЧованной. И при этом нет проблем ни с низкой энергетикой, ни скоростью перестройки

 

Другой вопрос с умножителями на 2. Если использовать классические 50-Омные умножители, по энергопотреблению пролетаем.

А есть ли смысл цепляться за 50 Ом на частотах до 500 МГц, где можно работать и на 200 Ом, и на 1-10 кОм и даже на 1 МОм?

Если работать с напряжением, а не с мощностью, то вполне вероятно сделать изящный финт ушами и разрешить противоречие.

Потом остаток энергетики пустить на усиление и согласование с неизбежными 50 Омами нагрузки, если она таковая в реалии.

[Шаманъ 0]

Скорость перестройки такого слалома в 10 мкс будет достичь очень сложно.

В смысле слалома? Оба кольца ФАПЧ независимы друг от друга и если ТС писал, что он планировал закрыть 60..1000МГц одним Frac-N PLL с делителем, то две петли в предложенной конфигурации будут перестаиваться +- так же.

 

Другое дело насколько это реально сделать в PLL вообще (о чем выше написал rloc)...

 

Другой вопрос с умножителями на 2. Если использовать классические 50-Омные умножители, по энергопотреблению пролетаем.

А есть ли смысл цепляться за 50 Ом на частотах до 500 МГц, где можно работать и на 200 Ом, и на 1-10 кОм и даже на 1 МОм?

Что-то я не въезжаю, а при чем здесь сопротивление нагрузки? Насколько я понимаю главное это требования по шумам (которые никто не озвучил). Чем меньше боковой шум нам нужен, тем больше придется "задрать" мощность сигнала, а на какой нагрузке эту мощность получать большого значения иметь не будет (разве что потери в цепях согласования, но переход с 50Ом на 200 Ом здесь не должен дать существенной разницы).

 

Да, если шумы побоку, то можно просто отфильтровать 2ю, 3ю и т.д. зоны Найквиста у DDS.

Изменено 13 апреля, 2016 пользователем Шаманъ

[VCO 0]

В смысле слалома? Оба кольца ФАПЧ независимы друг от друга и если ТС писал, что он планировал закрыть 60..1000МГц одним Frac-N PLL с делителем, то две петли в предложенной конфигурации будут перестаиваться +- так же.

Да про одну петлю я вообще не понял юмора, если честно. Разве Frac-N PLL может перестраиваться в широкой полосе за 10 мкс? Он и в узкой не перестроится.

 

Или я что-то пропустил и произошла таки революция в дробнике?

Да, если шумы побоку, то можно просто отфильтровать 2ю, 3ю и т.д. зоны Найквиста у DDS.

Не, наверное нельзя, они там очень сильно заспурены засчёт наложения спектров.

 

По поводу шумов - согласен. Но на вопрос оних до сих пор ничего не услышал. Ждём ТС...

[sashko_g 0]

Если по шумам требований нет, то можно взять две ФАПЧ (на тех же HMC83x, например) загнать в диапазон 2..3ГГц (или другой с перестройкой в 1ГГц для одного ФАПЧа и на фиксированную частоту или с относительно небольшой перестройкой для другого) и на смеситель, потом ФНЧ с частотой среза 1ГГц. Если все сделать аккуратно, то есть шанс получить гармоники -60дБ с одним ФНЧ с частотой среза 1ГГц. Заодно, если менять частоты обоих генераторов, то можно обойти спуры дробного делителя.

 

Если брать две ФАПЧ, то более простой вариант это использовать ФАПЧ по очереди - пока один синтезатор работает (время работы на одной частоте более 1мс), второй перестраивается на другую частоту. За миллисекунду современный ФАПЧ легко встанет на любую частоту с высокой точностью. Коммутация производится несколькими ключами с хорошей развязкой, если у синтезатора есть функция mute, то еще проще. Только цена такой красоты - двойное энергопотребление, двойная площадь и двойная стоимость.

 

 

Да про одну петлю я вообще не понял юмора, если честно. Разве Frac-N PLL может перестраиваться в широкой полосе за 10 мкс? Он и в узкой не перестроится.

 

Или я что-то пропустил и произошла таки революция в дробнике?

 

Не, наверное нельзя, они там очень сильно заспурены засчёт наложения спектров.

 

По поводу шумов - согласен. Но на вопрос оних до сих пор ничего не услышал. Ждём ТС...

 

Вообще-то чем шире полоса тем перестройка быстрее, но есть много "но" и "если": полосу нельзя увеличивать бесконечно, она должна быть меньше частоты сравнения, она должна согласовываться с параметрами VCO и charge pump.

 

Если вы о амплитудных шумах в широкой полосе синтезатора, то они долны быть достаточно низкими, чтобы после прямой модуляции и усиления до 5Вт сигнал соотвествовал требованиям по побочным излучениям.

Если о фазовых шумах самой несущей - точно еще не считал, но должны быть в пределах разумного - не более 0,5 градуса например. Несущая потом модулируется OFDM сигналом.

 

 

А как влият шаг перестройки на скорость? Если шаг будет не 1кГц, а 100кГц или 1 МГц это изменит что-то принципиально?

Изменено 13 апреля, 2016 пользователем sashko_g

[VCO 0]

Что-то я не въезжаю, а при чем здесь сопротивление нагрузки?

По поводу сопротивления нагрузки есть предположение, что уменьшение токов в умножителях на 2 снизит потери.

Но этот момент я пока не анализировал более тщательно, чисто на уровне идеи. Если ошибаюсь, прошу не пинать.

А как влият шаг перестройки на скорость?

В одноконтурных ФАПЧ - до сегодняшнего дня конечно влияло, причём независимо от типа ФАПЧ.

Если шаг будет не 1кГц, а 100кГц или 1 МГц это изменит что-то принципиально?

Коренным образом изменит. Вплоть до смены типа или режима работы ФАПЧ и снижения времени перестройки на порядок.

[microwave_spb 0]

Можно ли теоретически построить синтезатор в диапазоне 60-1000 МГц со следующими характеристиками:

 

Берете опору 100МГц

Подаете ее на DDS что-то типа AD9102 (100мВт) и получаете на ней частоту 10,7+-0,025МГц или 11,8+-0,025 МГц примерно (ту на которую кварцевый фильтр найти можно и где нет спуров в полосе 50кГц).

Дальше фильтруете это все фнч и кварцевым фильтром, попутно усилками на транзисторах согласовываете с высоким сопротивление кварцевого фильтра. (100-200мВт)

Дальше используете это в качестве опоры для STW81200 (500мВт) c внешним (чтобы убрать калибровку) ГУНом от Synergy DCO300600-5 (75мВт)

Полоса пропускания петли - 1-10МГц

На делителях PLLки получаете нужный Вам диапазон

А дальше ключики и фильтры чтобы убрать гармоники. Наверное еще и усилок в указанное потребление впишется.

 

 

Вроде и шаг перестройки и скорость и потребление требуемые получаются, если я нигде не ошибся...

Изменено 13 апреля, 2016 пользователем microwave_spb

[Шаманъ 0]

Да про одну петлю я вообще не понял юмора, если честно. Разве Frac-N PLL может перестраиваться в широкой полосе за 10 мкс? Он и в узкой не перестроится.

 

Или я что-то пропустил и произошла таки революция в дробнике?

А что ему помешает перестроиться? Меня никогда не интересовали вопросы очень быстрой перестройки, потому могу ошибаться - знаю, что там есть очень много нюансов, но фундаментально по идее дробнику с сигма-дельта модулятором 3-го или более высокого порядка ничего не мешает это сделать почти так же быстро, как и целочисленному с одинаковой частотой сравнения.

 

Не, наверное нельзя, они там очень сильно заспурены засчёт наложения спектров.

Опять же вопрос какой уровень негармонических спуров допустим? Если те же -60дБ с 1ГГц ДДС может и выйти, опору можно ему переключать (тут сразу вопрос насколько это быстро ДДСы типа AD9912 умеют делать?).

 

Мне вначале такая идея показалась несколько безумной, но потом вспомнил, что есть приборчики (VNA) которые работают в этих зонах, весьма прилично. Как я понимаю проверить это дело можно достаточно просто.

 

Если брать две ФАПЧ, то более простой вариант это использовать ФАПЧ по очереди - пока один синтезатор работает (время работы на одной частоте более 1мс), второй перестраивается на другую частоту.

Как я понял, что нужно уметь перестроиться за 10мкс в любом случае. А с двумя как Вы сделаете, если нужно сделать последовательно две или более перестройки?

Например так:

 

Частота1

10мкс

Частота2

10мкс

Частота3

 

Или ТЗ опять требует уточнения?

Изменено 13 апреля, 2016 пользователем Шаманъ

[sashko_g 0]

Коренным образом изменит. Вплоть до смены типа или режима работы ФАПЧ и снижения времени перестройки на порядок.

 

Интуитивно мне так тоже кажется. Но вот моделирование в ADIsimPLL говорит об обратном. Создаю два одинаковых проекта с одинаковыми настройками (ADF4351, Fpfd=10MHz, Fref=10MHz, Fmin=60MHz, Fmax=1000MHz, loop bandwith = 100kHz), кроме одной: знаменатель Fractional-N делителя MOD. В одном проекте MOD=1000 (channel spacing 2,5kHz), в другом MOD=10 (channel spacing 250kHz). Графики Time Domain для обоих проектов рисует идентичные. При смене полосы фильтра графики изменяются также одинаково. Повторил эксперимент с HMC832 - результат тот же.

Более того, если понизить Fpfd до 1МГц тоже ничего не меняется. Отсюда делаю вывод - на скорость перестройки частоты влияет только полоса петлевого фильтра.

 

 

Берете опору 100МГц

Подаете ее на DDS что-то типа AD9102 (100мВт) и получаете на ней частоту 10,7+-0,025МГц или 11,8+-0,025 МГц примерно (ту на которую кварцевый фильтр найти можно и где нет спуров в полосе 50кГц).

Дальше фильтруете это все фнч и кварцевым фильтром, попутно усилками на транзисторах согласовываете с высоким сопротивление кварцевого фильтра. (100-200мВт)

Дальше используете это в качестве опоры для STW81200 (500мВт) c внешним (чтобы убрать калибровку) ГУНом от Synergy DCO300600-5 (75мВт)

Полоса пропускания петли - 1-10МГц

На делителях PLLки получаете нужный Вам диапазон

А дальше ключики и фильтры чтобы убрать гармоники. Наверное еще и усилок в указанное потребление впишется.

 

Вроде и шаг перестройки и скорость и потребление требуемые получаются, если я нигде не ошибся...

 

Такой сложный метод создания опоры (TXCO -> DDS -> LPF -> AMP -> XTAL) для PLL нужен чтобы снизить фазовые шумы? Почему нельзя просто взять TXCO на 10МГц с синусом на выходе и хорошими фазовыми шумами?

 

 

Как я понял, что нужно уметь перестроиться за 10мкс в любом случае. А с двумя как Вы сделаете, если нужно сделать последовательно две или более перестройки?

Например так:

 

Частота1

10мкс

Частота2

10мкс

Частота3

 

Или ТЗ опять требует уточнения?

 

Время работы на каждой частоте около 1 мс. Чем меньше из этого времени будет потрачено на перестройку - тем лучше. 10 мкс - это допустимый максимум потерь рабочего времени, который можно потратить на перестройку.

[microwave_spb 0]

Такой сложный метод создания опоры (TXCO -> DDS -> LPF -> AMP -> XTAL) для PLL нужен чтобы снизить фазовые шумы? Почему нельзя просто взять TXCO на 10МГц с синусом на выходе и хорошими фазовыми шумами?

 

 

Это нужно чтобы получить требуемый шаг в 1кГц. При этом PLL будет работать в Integer режиме. Это позволит расширить полосу пропускания петли до 1-2 МГц, что в свою очередь сократит время перестройки.

 

Вроде как время перестройки по расчетам укладывается в 10мкс с запасом.

 

 

Изменено 13 апреля, 2016 пользователем microwave_spb

[sashko_g 0]

Это нужно чтобы получить требуемый шаг в 1кГц. При этом PLL будет работать в Integer режиме. Это позволит расширить полосу пропускания петли до 1-2 МГц, что в свою очередь сократит время перестройки.

 

Вроде как время перестройки по расчетам укладывается в 10мкс с запасом.

 

Тяжело согласиться. Когда PLL работает в режиме Integer, Fout = Fpfd*N. Шаг перестройки равен чатоте сравнения в фазовом детекторе (Fpfd). Если Fpfd равна 1кГц, как вы предлагаете, то полоса пропускания петли не может быть больше 1кГц, потому что по определению ширина петли должна быть меньше частоты сравнения в фазовом детекторе. На выходе фазового детектора находится ШИМ-сигнал, петлевой фильр выделяет его постоянную составляющую. Если частота следования импульсов в ШИМ-сигнале низкая, то и ширина фильтра должна быть низкая, чтобы выделить только пост. составляющую, а не гармоники на чатотах кратных частоте ШИМ.

Если частота ШИМ (Fpfd) высокая (например 10 МГц) то ближайшая к постоянной составляющей гармоника находится на частоте 10МГц и ширину фильтра можно сделать 1-2 МГц как вы предлагаете, но тогда и шаг перестройки в режиме Integer-N будет 10Мгц. Чтобы сделать шаг перестройки меньше при высокой Fpfd и придумали Fractional-N режим. Да, в режиме Fractional-N лезут спуры на частотах кратных Fpfd, но с этим можно бороться.

На данный момент картина мира у меня такая, и то, что вы говорите, в нее не укладывается. Готов признать свою неправоту, если приведете аргументы.

[VCO 0]

На данный момент картина мира у меня такая, и то, что вы говорите, в нее не укладывается. Готов признать свою неправоту, если приведете аргументы.

Он вам описАл работу гибридного синтезатора DDS+PLL с перестраиваемой опорой, где перестройку с шагом 1 кГц обеспечивает DDS.

PLL там является как бы умножителем частоты. Это вполне рабочая схема, но там тоже есть свои слабые места. Шага 10 МГц маловато.

[sashko_g 0]

Он вам описАл работу гибридного синтезатора DDS+PLL с перестраиваемой опорой, где перестройку с шагом 1 кГц обеспечивает DDS.

PLL там является как бы умножителем частоты. Это вполне рабочая схема, но там тоже есть свои слабые места. Шага 10 МГц маловато.

 

Так вот для чего там нужен DDS! Тогда все красиво: если DDS дает разрешение не хуже 10 Гц (а реально там доли Герца), то на 1000МГц получаем шаг 1кГц. Если опора 10,7МГц, то фильтр можно спокойно делать на 1-2МГц, а если еще отключить автокалибровку VCO, то получим быструю перестройку. Схема конечно получается не простая, но если по потреблению и стоимости она выиграет у схемы с двумя PLL, работающими поочередно, то так и будем строить.