oval 0 24 марта, 2006 Опубликовано 24 марта, 2006 · Жалоба Кроме того, если я не ошибаюсь, из очередного стандарта VHDL этот тип будет вообще исключен. Думаю, ошибаетесь. Annex E Features under consideration for removal Ports of mode linkage (see 1.1.1.2 and 4.3.2) Не вижу никаких недостатков у buffer кроме возможного геморроя со старыим кривыми синтезаторами. Использовал в ISE и Modelsim для внутренних интерфейсов модулей - работает нормально. И тем не менее во всякого рода документации часто встречаются фразы НЕ в пользу использования типа buffer. Так уж сложилось. :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
