[pyadvychuk 0]

2 =AK=

У Алтеры на эту тему есть пара аппликух и референс дизайн на Верилоге, где при помощи Стратикса или Циклона делается CDR из видеопотока SDI (270 Mbps) или HD-SDI (почти полтора гига), с полным декодированием. Фокус состоит в том, что используется оверсамплинг 3/2 или 5/4.

 

а можете ссылку на апликуху дать??

[=AK= 12]

есть ли у альтеры какая нибудь апликуха на енту тему?

App339 и App356, вместе с референс дизайн. Там клок выделяется из потока данных при помощи оверсамплинга. В реф. дез. дается код на Верилоге для Стратикса для приемо-передатчика на 270 Мбит/сек. Полуторагигабитное декодирование использует внешние примочки.

Изменено 9 марта, 2006 пользователем =AK=

[Krys 2]

Вопрос: а как вы собираетесь восстанавливать клок на плисине?

Да, вроде пришли к выводу, что внутренняя PLL плисины не может выполнять роль CDR. Поэтому нужно использовать внешнюю ПЛЛ.

Только что пришла идея: а если сделать тупо: подать входной сигнал параллельно на колебательный контур, настроенный на тактовую частоту. Он будет выделять эту гармонику. Потом с контура на компаратор и в ПЛИС. Что скажете?

[=AK= 12]

Да, вроде пришли к выводу, что внутренняя PLL плисины не может выполнять роль CDR. Поэтому нужно использовать внешнюю ПЛЛ.

Ничего подобного. PLL сама по себе не может выполнять роль CDR, это верно. Однако PLL вкупе с обычной логикой вполне способны на CDR, если использовать оверсамплинг. Поэтому совершенно не обязательно использовать внешнее железо, если скорость передачи не очень высокая.

Изменено 11 марта, 2006 пользователем =AK=

[Krys 2]

А не могли бы вы на пальцах по-тупому объяснить, что вы понимаете под оверсамплингом. Я апликэйшн ноут смотрел, но так сразу мало что понял, а вчитываться в английские фразы - слишком уж долго, было бы на русском - ещё куда не шло.

Спасибо.

[=AK= 12]

Предположим, есть у нас PLL, которая на двух своих выходах (со сдвигом 90 град) выдает частоту, соответствующую 4/3 бодовой скорости. Ставим на эти выходы два инвертора, получаем 4 клоковых сигнала, сдвинутых друг от друга на 90 град если считать на частоте PLL, или 60 град если считать на частоте сигнала.

 

При помощи этих четырех клоков защелкиваем входной поток в 4-х триггерах, и все время смотрим на их выходы. Если в двух соседних триггерах прищелкнуты разные значения (01 или 10) - значит, на этом интервале был переход входного сигнала. Запоминаем в какой паре триггеров был обнаружен переход, и, в зависимости от запомненного значения начинаем выбирать из фазных сигналов такую последовательность фаз, которая будет выдавать клок в момент, наиболее близкий к середине битового интервала. По этому ("скользящему") клоку будем сэмплировать входные данные.