[doom13 0]

Ни у кого еще не появилось полной версии pg195-pcie-dma.pdf?

Присоединяюсь к вопросу.

[jojo 0]

Я не стал получать этот документ из-за организационной корявости нашей фирмы. Но получить документ можно через белого дилера Xilinx на вашей территории, с которым вы работаете.

 

Заполняется регистрационная форма.

[fguy 5]

SDSoC - 2015.4 Full Product Installation

Обновление на виваду 2015.4.1 скачалось, а новый SDSoC никак не дается - ни веб ни полный - у всех так?

Упс - разобрался - похоже оперу стошнило, а через эксплорер качает нормально.

Изменено 22 декабря, 2015 пользователем fguy

[Flood 13]

Я не стал получать этот документ из-за организационной корявости нашей фирмы. Но получить документ можно через белого дилера Xilinx на вашей территории, с которым вы работаете.

 

Заполняется регистрационная форма.

Дилер потребовал предоставить информацию по проекту и заключить NDA. Мелковат повод для NDA, по-моему.

[mao_eru 0]

Кто-нибудь может выложить Xilinx_Vivado_SDK_Lin_2015.4_1118_2.tar.gz (без лицензии, просто архив с сайта Xilinx) на нормальный ресурс? С их сайта скорость скачивания 200-400кБ/сек - это аж 8 часов качать.

Было здесь:

http://www.csit-sun.pub.ro/ise/

Скорость в евро-вечернее врамя ~ 1. Мбайт/c.

[Koluchiy 0]

Не появилось возможности менять размер шрифта менюшек/репортов и прочих надписей, отличных от текстового редактора?

[Flood 13]

Ни у кого еще не появилось полной версии pg195-pcie-dma.pdf?

Отвечу сам себе: с появлением версии 2016.1 мануал на XDMA перестал быть секретным и лежит на сайте в общем доступе.

[doom13 0]

Вопрос. В Vivado (2015.4) в настройках проекта стоит опция Target Language: Verilog, исходники для всех ядер Vivado генерирует на VHDL.

Возможно ли как-то это изменить?

[RobFPGA 28]

Приветствую!

 

Вопрос. В Vivado (2015.4) в настройках проекта стоит опция Target Language: Verilog, исходники для всех ядер Vivado генерирует на VHDL.

Возможно ли как-то это изменить?

Конечно - переписать корки на verilog.

 

Если корка по рождению VHDL то максимум получите враппер на verilog и все.

 

Успехов! Rob.

[doom13 0]

Конечно - переписать корки на verilog.

Если корка по рождению VHDL то максимум получите враппер на verilog и все.

Ясно. Наверное Альтера больше любит верилог и мой выбор совпадал с языком исходников ядра.

[RobFPGA 28]

Приветствую!

 

Ясно. Наверное Альтера больше любит верилог и мой выбор совпадал с языком исходников ядра.

 

Не - это наследие тяжелого детства Xilinx - у них изначально почти все корки были VHDL.

которые конфигурировались или генерировались корегеном через жо... javu :)

Причем иногда с весьма забавными трюками например в корке генерации block_ram в VHDL package была функция которая генерировала распределение запрошенного размера памяти на BRAMы так вот эта функция исполнялась только в компиляторе ISE и ни как по другому. Тоесть при компиляции этого исходника VHDL вызывалась dll с параметрами из исходника!. и результат работы dll попадал опять в исходник VHDL 8-()

 

Сейчас наблюдается медленная миграция на verilog

 

Удачи! Rob.