[Kapsik 0]

В QSYS собрана система (рис.1), HPS, RAM on-chip и рукописный модуль h2f_reg_avl. Система только из готовых IP собирается без ошибок. При добавлении рукописного модуля, QSYS также без ошибок, но в процессе Analysis & Synthesis вылазит ошибка (рис.2) (Error (10162): Verilog HDL Object Declaration error at hps_sdram_pll.sv(168): can't declare implicit net "pll_dr_clk" because the current value of 'default_nettype is "none"). В модуле hps_sdram_pll.sv цепь pll_dr_clk действительно никак не объявлена, но руками никак не поправить, квартус перегенерирует файл затирая изменения. На alteraforum нашел предложения лечить изменением .sdc файла, изменения внеc, но не помогло.

Кто сталкивался с таким? Какие могут быть причины, как пофиксить?

 

Среда - Quartus II 15.0 (64-bit). В 14.1 проверял, тоже самое.

 

Рис.1

 

 

Рис.2

[Vascom 0]

Почему это не получается поправить руками?

Ещё можно попробовать "default_nettype" выставить в wire.

[Kapsik 0]

Почему это не получается поправить руками?

Ещё можно попробовать "default_nettype" выставить в wire.

Прописал в шапке топового модуля `default_nettype wire - эффекта нет =(

 

Хз почему раками не поправить, видимо этот модуль генерится заново при каждой компиляции. Вношу изменения, сохраняюсь, запускаю анализ и синтез, снова ошибка. изменения все потерты.

[Vascom 0]

Если это рукописный модуль, то как он может генериться при синтезе?

[Kapsik 0]

Если это рукописный модуль, то как он может генериться при синтезе?

Ошибка не в моем модуле, а в hps_sdram_pll.sv. Но при подключении моего...

[Kapsik 0]

Выкладываю проект, может кто глянет, а то я прям в замешательствеtem.zip. Рукописный кусок только заготовка, решил сразу попробовать прикрепит к QSYS, проверить что ошибок нет, а ошибки появились.

[SergeyF 0]

Выкладываю проект, может кто глянет, а то я прям в замешательствеtem.zip. Рукописный кусок только заготовка, решил сразу попробовать прикрепит к QSYS, проверить что ошибок нет, а ошибки появились.

Что-то Вы намудрили с обращением к регистру и разрядностями почти всего. Если хотите разрядность шины модуля 8 бит, то BE не нужны.

А лучше сделайте разрядность интерфейса модуля 32, отдельные байты выбирайте BE, учтите, что avalon сама базовую часть адреса вычитает и выставляет адрес в разрядности интерфейса. Пример на базе Вашего компонента прикрепил, у меня ошибок при компиляции нет.

tem.zip

[Kapsik 0]

Что-то Вы намудрили с обращением к регистру и разрядностями почти всего. Если хотите разрядность шины модуля 8 бит, то BE не нужны.

А лучше сделайте разрядность интерфейса модуля 32, отдельные байты выбирайте BE, учтите, что avalon сама базовую часть адреса вычитает и выставляет адрес в разрядности интерфейса. Пример на базе Вашего компонента прикрепил, у меня ошибок при компиляции нет.

Да, ваше собралось без ошибок, буду изучать. Спасибо!

По поводу разрядностей, они параметром заданы и я менял их уже в QSYS при добавлении модуля. Видимо ошибка, что присвоение status_reg <= avl_writedata; было без параметра...

Просто такая странная ошибка, ссылается на pll sdram, я и не подумал, что это может быть из-за разрядности моего модуля. Буду внимательнее.