800 mbps DDR LVDS 400 МГц clk входная шина на Altera и Xilinx

Ответить

Подскажите пожалуйста почему на Altere (Stratix 5, Arria 10) не получается добиться отсутствия setup и hold violation для такого интерфейса ?

На Xilinx вроде получается - Virtex 4, Virtex 6 (уже похуже)

Для эксперимента попробовал Stratix 2 GX - тоже компилируется без проблем. Т.е. чем новее чип тем хуже.

Проблемы именно с путём от пинов до DDR регистра.

Source-synchronous интерфейс(только входы). PLL в source-synchronous режиме и сдвигает клок на + 90 градусов.

Тестовый проект прилагается.

Заранее спасибо за ответы.

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Ответить в этой теме...

× Вставлено с форматированием. Вставить как обычный текст

Разрешено использовать не более 75 эмодзи.

× Ваша ссылка была автоматически встроена. Отображать как обычную ссылку

× Ваш предыдущий контент был восстановлен. Очистить редактор

× Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.