[nits 0]

Имеется модуль работающий на 200МГц, внутри есть модуль работающий на 50 МГц, есть вход синхронного сброса, модуль на 200МГц сбрасывается а на 50 сбрасывается только с таким кодом:

 

process(clk200, clk50)
begin
if rising_edge(clk200) then
     if rst = '1' then
     --reset
     end if;
  end if;
if rising_edge(clk50) then
--action
end if
end process

Есть другой способ сброса?

[des00 25]

Вы сами то поняли что спросили ?

[Sobol' 0]

FPGA, имхо, не может работать с регистром, который тактируется двумя клоками. Может быть один клок и асинхронный сброс.

 

Если импульс сигнала сброса короче чем период сигнала синхронизации, то я вижу три пути решения:

1) сделать асинхронный сброс

2) запилить защелку типа RS-триггера, на S подключить ресет, на R - клок50. Получится фигово, сразу говорю.

3) если сброс приходит снаружи, подключить какую-нить RC-цепочку, чтобы продлить импульс сигнала сброса.

 

Ох чую ща придут гуру и будут в меня тапками кидать.

[nits 0]

Вы сами то поняли что спросили ?

Есть схема работающая на 200мгц(top-level), внутри нее есть делитель частоты до 50мгц и от 50 мгц работает другая схема(port map на VHDL). Сброс один на всех.

2) запилить защелку типа RS-триггера, на S подключить ресет, на R - клок50. Получится фигово, сразу говорю.

Почему фигово?

Изменено 19 июня, 2015 пользователем nits

[des00 25]

Есть схема работающая на 200мгц(top-level), внутри нее есть делитель частоты до 50мгц и от 50 мгц работает другая схема(port map на VHDL). Сброс один на всех.

Ну и в чем проблема ? вас удивляет что импульс синхронного сброса длительностью 5нс пропускается в домене с периодом тактовой 20нс? Ну как бы такие задачи в пятом классе средней школы решают.

[Mad_kvmg 0]

Есть схема работающая на 200мгц(top-level), внутри нее есть делитель частоты до 50мгц и от 50 мгц работает другая схема(port map на VHDL). Сброс один на всех.

Почитайте про схемы сброса тут

Почему фигово?

Потому, что получится у Вас gated clock, что не рекомендуется в синхронных дизайнах.

Генерируйте все необходимые тактовые сигналы на DCM,PLL.

[nits 0]

Почитайте про схемы сброса тут

 

Потому, что получится у Вас gated clock, что не рекомендуется в синхронных дизайнах.

Генерируйте все необходимые тактовые сигналы на DCM,PLL.

DCM, PLL, использовать нельзя.

 

Ну и в чем проблема ? вас удивляет что импульс синхронного сброса длительностью 5нс пропускается в домене с периодом тактовой 20нс?

Нет. Не удивляет. А вот как решит без DCM и PLL не знаю.

Изменено 19 июня, 2015 пользователем nits

[Sobol' 0]

Надо продлить импульс сброса используя клок200. Запилить счетчик и растянуть сброс на несколько тактов клок200, так чтобы полученный сигнал гарантированно попал в период клок50.

[des00 25]

Надо продлить импульс сброса используя клок200. Запилить счетчик и растянуть сброс на несколько тактов клок200, так чтобы полученный сигнал гарантированно попал в период клок50.

бинго

[ViKo 1]

Надо было сразу делать сброс на самой низкой частоте. :yeah: