[Мур 1]

 

http://www.pshdl.org/

 

https://www.youtube.com/watch?v=wr3hEy_Sif0

 

Прошу делиться мнением, впечатлениями...

 

Спасибо!

[des00 25]

ИМХО поделка класса myHDL для тех кто не хочет учить обычный HDL на хорошем уровне

[masics 0]

Прямо Бейсик для FPGA :)

Учите verilog и будет вам счастье.

 

[Leka 0]

...ИМХО поделка класса ... для тех кто не хочет учить обычный HDL на хорошем уровне

...Учите verilog и будет вам счастье

А чего все ПЛИСоводы из "народных осциллографов" слиняли - испугались что до старости будут интерфейс на чистом Верилоге (без какого-либо hard/soft процессора) делать? Как раз хорошая задача для обучения HDL. И осознания уровня современных HDL.

[Мур 1]

Эх, не туда что-то тянет разработчиков, на мой взгляд!

Да, автоматизировать проектирование заманчиво. Эдакие генераторы кода, чтобы уйти от рутины..

 

Скорее всего стоит идти в парадигме Prolog, где оперируют понятием ЦЕЛИ. Достаточно описать цель проекта в условиях оганичений ...и среда сама ищет решение! Если обнаруживается не верная трактовка решения,- вписываешь уточнение для среды поиска (как следствие не полного описания)...

Ну надоело уже ассемблерное воприятие Verilog или VHDL (....на примерах счетчиков и дешифраторов)!!! Уже просится качественный скачок! Не?..

 

Тут есть попытка. Но компу стоило бы больше доверить!

[krux 8]

bluespec же есть. но он слегка платный

[Maverick_ 15]

bluespec же есть. но он слегка платный

а у Вас случайно его нет?

если есть можете поделмться?

[Мур 1]

http://www.bluespec.com/forum/viewforum.ph...57e569587a76ec3

 

http://csg.csail.mit.edu/6.S078/6_S078_201..._by_example.pdf

[Мур 1]

... Как раз хорошая задача для обучения HDL. И осознания уровня современных HDL.

 

Понятно, что современая тенденция сделать верификацию более быстрой и качественной - основной мотив SV.

Опять-таки,- машинный синтез в состоянии сам указать потенциальные проблемные места. Уж если следовать технологиям ИИ.

[Golikov 0]

многие кричать что для ПЛИС надо описывать счетчики регистры и их соединения на верилоге. Я сторонник того что надо описывать не счетчики и регистры, а желаемое поведение железа, а синтезатор сам пусть думает что туда ставить.

 

Современные синтезаторы уже довольно хитрые, и такой подход уже начинает работать, и для него хватает верилога обычного, без оберток... ИМХО

[Мур 1]

....а желаемое поведение железа, а синтезатор сам пусть думает что туда ставить.

Так я о том же!.. Описать ЦЕЛЬ (В этом-то вся заковыка!..) Это будет итерационный процесс, поскольку тут не обойтись без констрейнов. Это что-то единое уже.

 

....Изучать опыт ведущих разработчиков точно придется! Для базы знаний... :laughing: А куда без этого?

[Postoroniy_V 0]

http://www.pshdl.org/

 

https://www.youtube.com/watch?v=wr3hEy_Sif0

 

Прошу делиться мнением, впечатлениями...

 

Спасибо!

ну много чего такого появляется в последнее время - за всем не уследишь, да и не надо

например "новый" язык стамеска по аглицки chisel -> https://chisel.eecs.berkeley.edu/

вот процессор на нём же https://github.com/ucb-bar/riscv-sodor

з.ы трудно за всем угнаться(MyHDL, OpenCL, стамески всякие) а верилог,вхдл уже тут и работают

з.з.ы вот сюды гляньте https://launchpad.net/tce и http://tce.cs.tut.fi/ там в этом TCE "всё как вы хотите" процесс итераций и прочее

[Leka 0]

а верилог,вхдл уже тут и работают

Кто бы сомневался. Пирамиды вон голыми руками возвели.

[Postoroniy_V 0]

Кто бы сомневался. Пирамиды вон голыми руками возвели.

всё врут календари!(С) "Горе от ума"

[Мур 1]

Карлс Бекер приступил к разработке плагина под Eclipse в июле....

:fman:

Хитрец!... ) Онлайн компиляция обеспечивает сбор чужих проектов. проект перестает быть экслюзивным((( Это надо помнить...

У пользователя появляется иллюзия персональности... На самом деле...