[dvladim 0]

Люди, ну вы чё? Не буду же я выкладывать весь прожект..

Не надо передёргивать. Я попросил только sdc и кусок sta отчета.

[johan 0]

"Аналогичный" тред на форуме Альтеры:

http://www.alteraforum.com/forum/showthread.php?t=48378

 

В самом конце некто negative_delay_buffer пишет:

In Q15.0 a constraint change is being made to these cases. set_false_path is being removed and set_net_delay is being used to constrain the datapath, while set_max_delay 100 and set_min_delay -100 are used to override the clock waveforms' derived setup/hold requirements. set_max_skew is also being added for multi-bit bus transfers that need a skew requirement. set_net_delay and set_max_skew now have new options as well to derive their values based on the clock periods of the clocks involved in the transfer.

[doom13 0]

Приветствую.

Подскажите как правильно задать временные ограничения для Vivado в случае:

module htg_v7_g3
(
    input REFCLK_P,         // 200 MHz
    input REFCLK_N

    ...

);

    wire refclk, refclk_ibufgds;

    IBUFGDS #(.IOSTANDARD("DIFF_HSTL_I_18")) SFP_CLK_MGT_IBUFDS (
        .I(REFCLK_P),
        .IB(REFCLK_N),
        .O(refclk_ibufgds)
    );
    
    BUFG CORECLK_BUFG (
        .I(refclk_ibufgds),
        .O(refclk)  
    );

   ...

endmodule

 

Это будет правильно:

set_property PACKAGE_PIN AU25 [get_ports REFCLK_P]
set_property PACKAGE_PIN AU26 [get_ports REFCLK_N]

set_property IOSTANDARD DIFF_HSTL_I_18 [get_ports REFCLK_P]
set_property IOSTANDARD DIFF_HSTL_I_18 [get_ports REFCLK_N]

create_clock -period 5.000 -name REFCLK_P -waveform {0.000 2.500} [get_ports REFCLK_P]
create_clock -period 5.000 -name REFCLK_N -waveform {0.000 2.500} [get_ports REFCLK_N]

??? Или ограничения задаются сразу для refclk?

[doom13 0]

Видимо, совсем глупый вопрос задал, что никто не ответил. Ответ вот.