[McSava 0]

Где какую галочку надо поставить, чтобы пятаки появлялись на слоях позитивных плэйнах?

 

Возможно у вас в настройках выбора GERBER файла выбрано Part Holes. Вкладка Contents при GERBER output

[КонстантинТ 0]

Возможно у вас в настройках выбора GERBER файла выбрано Part Holes. Вкладка Contents при GERBER output

Ок, за направление спасибо, нашел волшебную галочку. Почему то они сбросились.

[fill 2]

Вопрос. При назначении слоев назначаются так называемые пары слоев. Кто-нибудь может объяснить популярно, для чего это нужно?

 

Например чтобы при двойном щелчке ЛКМ при ведении трассы добавлялся via и менялся слой на парный тому в котором вели.

[gekor 0]

Вот такой вопрос возник: есть проекты которые ведутся несколько лет, модифицируются, создаются разные версии плат. Проекты изначально были в Expedition 2005.3, давно сконвертированы в 7.9.1. Сейчас обратил внимание, что зазор между полигонами земли и другими полигонами на разных слоях в разных проектах делается 0.3мм не зависимо от настроек в Net Classes and Clearances (CES не используется, маршрут DC-Expedition). Причем всегда устанавливается атрибут PLANES_MINIMUM_CLEARANCE в 0.3 в файле \PCB\Config\PlanesAssignments.paf. Пересборка проекта с нуля, на основе файла схемы и содержимого Layout из pcb не помогает. Проверил в новом чистом проекте все нормально, атрибут PLANES_MINIMUM_CLEARANCE стоит ноль. По-моему это как-то связано с наличием в старых версиях параметра Plane(minimum) на вкладке Clearances/Discard/Negative в Planes > Plane Classes Parameters - он как раз мог быть установлен в 0.3 и после конвертации в 7.9.1 его не изменить. Что посоветуете?

[fill 2]

Вот такой вопрос возник: есть проекты которые ведутся несколько лет, модифицируются, создаются разные версии плат. Проекты изначально были в Expedition 2005.3, давно сконвертированы в 7.9.1. Сейчас обратил внимание, что зазор между полигонами земли и другими полигонами на разных слоях в разных проектах делается 0.3мм не зависимо от настроек в Net Classes and Clearances (CES не используется, маршрут DC-Expedition). Причем всегда устанавливается атрибут PLANES_MINIMUM_CLEARANCE в 0.3 в файле \PCB\Config\PlanesAssignments.paf. Пересборка проекта с нуля, на основе файла схемы и содержимого Layout из pcb не помогает. Проверил в новом чистом проекте все нормально, атрибут PLANES_MINIMUM_CLEARANCE стоит ноль. По-моему это как-то связано с наличием в старых версиях параметра Plane(minimum) на вкладке Clearances/Discard/Negative в Planes > Plane Classes Parameters - он как раз мог быть установлен в 0.3 и после конвертации в 7.9.1 его не изменить. Что посоветуете?

 

Перейдите на CES и пробема наверняка исчезнет, т.к. там есть послойный зазор Plane_to_Plane и др.

[cniism 1]

Например чтобы при двойном щелчке ЛКМ при ведении трассы добавлялся via и менялся слой на парный тому в котором вели.

Насколько я понял никакого особого смысла в парах слоев нет и каждый данную особенность использует по своему.....

[cniism 1]

Делаю "Tune" разведённых цепей и столкнулся с непонятным для меня моментом. При установке в CES параметром выравнивания по задержке тип- TOF, система не находит цепь относительно которой должны выравнивается остальные цепи. Если ставлю выравнивание по длине то такой проблемы нет. С чем это может быть связано?

[vzelenuk 0]

Формулы в CES написали? Обычно выравнивание привязанное к конкретной трассе задается формулами в CES. Если не писали, попробуйте нужную трассу зафиксировать, а потом запустить Tune.

[cniism 1]

Формулы в CES написали? Обычно выравнивание привязанное к конкретной трассе задается формулами в CES. Если не писали, попробуйте нужную трассу зафиксировать, а потом запустить Tune.

Спасибо.

[cniism 1]

Поделитесь опытом. Хочу сделать Embedded резистор с сопротивлением в 0 Ом, для использования в качестве перемычки. Можно конечно использовать или резистор с 0 -м сопротивлением или "Conductive Shape" . Но в первом случае его не поместишь во внутренние слои платы, а во втором случае потом искать на плате где перемычка находится будет не просто.

[fill 2]

Поделитесь опытом. Хочу сделать Embedded резистор с сопротивлением в 0 Ом, для использования в качестве перемычки. Можно конечно использовать или резистор с 0 -м сопротивлением или "Conductive Shape" . Но в первом случае его не поместишь во внутренние слои платы, а во втором случае потом искать на плате где перемычка находится будет не просто.

 

Ячейку типа Buried можно разместить\переместить(push) на любой слой.

Как пример

[cniism 1]

Ячейку типа Buried можно разместить\переместить(push) на любой слой.

Как пример

Спасибо.

 

Ещё один вопрос. Не подскажите для чего нужен "Verification status"?

[Frederic 0]

Ещё один вопрос. Не подскажите для чего нужен "Verification status"?

означает, что Cell проверен и соответствует всем требованиям

[seneka 0]

Ещё один вопрос. Не подскажите для чего нужен "Verification status"?

Это скорее для Вас чем для самой системы. Обычно ячейки создаются копированием и переделкой существующих. Никто не любит рисовать их с нуля почему то :) И вот тут очень помогает этот самый статус, при копировании он сброшен, и если взять за правило устанавливать его только после тщательной проверки ячейки, то это срабатывает. Все не верифицированные ячейки по умолчанию с ошибками. Помогает.

[cniism 1]

Это скорее для Вас чем для самой системы. Обычно ячейки создаются копированием и переделкой существующих. Никто не любит рисовать их с нуля почему то :) И вот тут очень помогает этот самый статус, при копировании он сброшен, и если взять за правило устанавливать его только после тщательной проверки ячейки, то это срабатывает. Все не верифицированные ячейки по умолчанию с ошибками. Помогает.

Спасибо. Здорово придумано. :)