[Aleksei_Rostov 0]

С логикой реади из датамувера удалось разобраться после моих разъяснений?

Благодарю за ответы.

Большое спасибо с логикой разобрался. Если все верно, то алгоритм буду пробывать такой: наполняю фифо, по сигналу записи последнего слова в фифо запускаю cmd_valid, и вычитываю burst датамувером.

Пока вопросов больше нет. Думаю позже появятся :laughing:

Большое спасибо за помощь!

[Krys 2]

Пожалуйста ) Обращайтесь ) Описанный алгоритм вроде должен работать.

[Aleksei_Rostov 0]

Пожалуйста ) Обращайтесь ) Описанный алгоритм вроде должен работать.

 

не могу запустить сам датамувер. Он гад сигнал реди на 4 такта выдает, а потом мертвым сном... При этом просто сброс, он опять 4 такта и спать..

Достаточным условием для его запуска по мануалу: дата_валид и запись в регистр cmd (ready + valid). Может что то еще?

Изменено 18 декабря, 2014 пользователем farbius

[Krys 2]

Советую снять чипскопом осциллограммы на его ногах, примерно как у меня в первом посте. Тогда будет понятнее. Ну и сюда киньте, вместе подумаем ) Командный интерфейс посмотреть, статусный. Та ли команда. Какой статус. Может память не готова принять, её сигналы тоже надо глянуть.

 

Как Вы его не можете запустить? Т.е. что вы контролируете, чтобы констатировать, что он запущен?

 

Описанные Вами условия запуска вроде верны, ничего больше припомнить не могу.

 

[Aleksei_Rostov 0]

Советую снять чипскопом осциллограммы на его ногах, примерно как у меня в первом посте. Тогда будет понятнее. Ну и сюда киньте, вместе подумаем ) Командный интерфейс посмотреть, статусный. Та ли команда. Какой статус. Может память не готова принять, её сигналы тоже надо глянуть.

 

Как Вы его не можете запустить? Т.е. что вы контролируете, чтобы констатировать, что он запущен?

 

Описанные Вами условия запуска вроде верны, ничего больше припомнить не могу.

Прошу прощения за проверку экстрасенсорных способностей)))

итак, в схемантике проект имеет вид

модули фифо из коргена, data_logic создает поток на частоте 10 МГц, который пишу в фифо, cmd, my_soc модуль xps проекта, и reset для управления латентностью ресетов в соответствии с датащитом на датамувер.

в xps проект имеет вид

то есть только датамувер и ддр.

Порты датамувера

мастер кидаю на шину с интерфейсом axi4,

а слейвы s2mm и cmd (в асинхронном режиме) выкинул наружу.

 

Осцилограммы как у вас я получил (с преславутыми 4-мя тактами). Однако, если сигнал s2mm valid ноль, а потом перекинуть на один, то картина следующая:

реди датамувера падает в ноль, и даже cmd_valid не исправляет ситуацию.

Почему при наличии сигнала данных на входе датамувера, он сообщает что "не реди"? Вот это и не понятно. Что ему еще не хватает? :cranky: бьюсь уже третий день...

[Krys 2]

Пытаюсь разобраться по мере возможностей. Дайте пожалуйста *.mhs файл. Или кусок с датамувером, но лучше весь, чтобы не было лишних вопросов.

А что за "схемаНтик" Вы упоминаете и используете?

Не могу не начать холивар ))) Очень тяжело по этой схеме смотреть, что куда. Я понимаю, что схемы улучшают наглядность, но тогда надо хоть провода между блоками прокинуть, а то без проводов это ещё хуже текстового файла в плане наглядности. По текстовику хоть поиском пробежаться можно и подсветка одинаковых слов есть. А тут чото смотрю в книгу - вижу фигу ))) Ладно, это всё офтопик, не собираюсь Вас учить, как выполнять и оформлять проекты, просто личное мнение. Но, может, тогда выложите текстовый исходник на HDL, который получается в результате разбора схемы средой? Было бы легче анализировать. Разрешение картинки к стати маловато, сложно догадываться, что за сигналы подписаны и размыты, особенно постороннему человеку.

 

Непонятно это:

Однако, если сигнал s2mm valid ноль,

Назовите пожалуйста полное имя сигнала, а то их там одинаковых куча - запутаешься.

И это непонятно:

а потом перекинуть на один, то картина следующая:

Что значит перекинуть на 1.

 

 

 

И что за сигналы tkeep (я просто не знаю что это, не работал никогда с ними, у меня без них)? Вам они зачем? Может их не использовать?

 

И я смотрю у интерфейс статуса никуда не подключен? В этом запросто может быть причина. Он должен быть подключен к фифо, при том фифо должно быть действующее, т.е. дающее реади когда надо. Это необязательно в том случае, если фифо есть внутри датамувера, но без *.mhs я не знаю, поставили ли Вы его туда.

Короче нужна информация.

Пока буду ждать, дальше уже не знаю, чо рыть.

[Aleksei_Rostov 0]

Пытаюсь разобраться по мере возможностей. Дайте пожалуйста *.mhs файл. Или кусок с датамувером, но лучше весь, чтобы не было лишних вопросов.

А что за "схемаНтик" Вы упоминаете и используете?

Не могу не начать холивар ))) Очень тяжело по этой схеме смотреть, что куда.

 

Приветствую. Большое спасибо за внимание. Продолжаю бороться с ентим датамувером.

Пересобрал свой проект.

В XPS проект имеет вид

добавил стрим ядро, которое данные берет из фифо и по команде выдает датамуверу для трансфера

вот мой .mhs

# ##############################################################################
# Created by Base System Builder Wizard for Xilinx EDK 14.3 Build EDK_P.40xd
# Mon Dec 22 18:24:46 2014
# Target Board:  xilinx.com ml605 Rev D
# Family:    virtex6
# Device:    xc6vlx240t
# Package:   ff1156
# Speed Grade:  -1
# ##############################################################################
PARAMETER VERSION = 2.1.0

PORT ddr_memory_we_n = ddr_memory_we_n, DIR = O
PORT ddr_memory_ras_n = ddr_memory_ras_n, DIR = O
PORT ddr_memory_odt = ddr_memory_odt, DIR = O
PORT ddr_memory_dqs_n = ddr_memory_dqs_n, DIR = IO, VEC = [0:0]
PORT ddr_memory_dqs = ddr_memory_dqs, DIR = IO, VEC = [0:0]
PORT ddr_memory_dq = ddr_memory_dq, DIR = IO, VEC = [7:0]
PORT ddr_memory_dm = ddr_memory_dm, DIR = O, VEC = [0:0]
PORT ddr_memory_ddr3_rst = ddr_memory_ddr3_rst, DIR = O
PORT ddr_memory_cs_n = ddr_memory_cs_n, DIR = O
PORT ddr_memory_clk_n = ddr_memory_clk_n, DIR = O, SIGIS = CLK
PORT ddr_memory_clk = ddr_memory_clk, DIR = O, SIGIS = CLK
PORT ddr_memory_cke = ddr_memory_cke, DIR = O
PORT ddr_memory_cas_n = ddr_memory_cas_n, DIR = O
PORT ddr_memory_ba = ddr_memory_ba, DIR = O, VEC = [2:0]
PORT ddr_memory_addr = ddr_memory_addr, DIR = O, VEC = [12:0]
PORT RESET = RESET, DIR = I, SIGIS = RST, RST_POLARITY = 1
PORT CLK_P = CLK, DIR = I, DIFFERENTIAL_POLARITY = P, SIGIS = CLK, CLK_FREQ = 200000000
PORT CLK_N = CLK, DIR = I, DIFFERENTIAL_POLARITY = N, SIGIS = CLK, CLK_FREQ = 200000000
PORT clk10MHz = clock_generator_0_CLKOUT4, DIR = O, SIGIS = CLK, CLK_FREQ = 10000000
PORT ARESETN = master_strm_0_M_AXIS_ARESETN, DIR = I
PORT TREADY = master_strm_0_S_AXIS_TREADY, DIR = O
PORT TDATA = master_strm_0_S_AXIS_TDATA, DIR = I, VEC = [31:0]
PORT TLAST = master_strm_0_S_AXIS_TLAST, DIR = I
PORT TVALID = master_strm_0_S_AXIS_TVALID, DIR = I
PORT cmdsts_awclk = axi_datamover_0_m_axis_s2mm_cmdsts_awclk, DIR = I, SIGIS = CLK
PORT cmdsts_aresetn = axi_datamover_0_m_axis_s2mm_cmdsts_aresetn, DIR = I, SIGIS = RST
PORT cmd_tvalid = axi_datamover_0_s_axis_s2mm_cmd_tvalid, DIR = I
PORT cmd_tready = axi_datamover_0_s_axis_s2mm_cmd_tready, DIR = O
PORT cmd_tdata = axi_datamover_0_s_axis_s2mm_cmd_tdata, DIR = I, VEC = [71:0]
PORT sts_tvalid = axi_datamover_0_m_axis_s2mm_sts_tvalid, DIR = O
PORT sts_tready = axi_datamover_0_m_axis_s2mm_sts_tready, DIR = I
PORT sts_tdata = axi_datamover_0_m_axis_s2mm_sts_tdata, DIR = O, VEC = [7:0]
PORT sts_tkeep = axi_datamover_0_m_axis_s2mm_sts_tkeep, DIR = O
PORT sts_tlast = axi_datamover_0_m_axis_s2mm_sts_tlast, DIR = O
PORT mm2s_aresetn = axi4_0_S_m_axi_mm2s_aresetn, DIR = I, SIGIS = RST
PORT s2mm_aresetn = axi4_0_S_m_axi_s2mm_aresetn, DIR = I, SIGIS = RST
PORT clk100MHz = clk_100_0000MHzMMCM0, DIR = O, SIGIS = CLK, CLK_FREQ = 100000000


BEGIN proc_sys_reset
PARAMETER INSTANCE = proc_sys_reset_0
PARAMETER HW_VER = 3.00.a
PARAMETER C_EXT_RESET_HIGH = 1
PORT Dcm_locked = proc_sys_reset_0_Dcm_locked
PORT Slowest_sync_clk = clk_100_0000MHzMMCM0
PORT Interconnect_aresetn = proc_sys_reset_0_Interconnect_aresetn
PORT Ext_Reset_In = RESET
END

BEGIN clock_generator
PARAMETER INSTANCE = clock_generator_0
PARAMETER HW_VER = 4.03.a
PARAMETER C_CLKIN_FREQ = 200000000
PARAMETER C_CLKOUT0_FREQ = 100000000
PARAMETER C_CLKOUT0_GROUP = MMCM0
PARAMETER C_CLKOUT1_FREQ = 200000000
PARAMETER C_CLKOUT1_GROUP = MMCM0
PARAMETER C_CLKOUT2_FREQ = 400000000
PARAMETER C_CLKOUT2_GROUP = MMCM0
PARAMETER C_CLKOUT3_FREQ = 400000000
PARAMETER C_CLKOUT3_GROUP = MMCM0
PARAMETER C_CLKOUT3_BUF = FALSE
PARAMETER C_CLKOUT3_VARIABLE_PHASE = TRUE
PARAMETER C_CLKOUT4_FREQ = 10000000
PORT LOCKED = proc_sys_reset_0_Dcm_locked
PORT CLKOUT0 = clk_100_0000MHzMMCM0
PORT RST = RESET
PORT CLKOUT3 = clk_400_0000MHzMMCM0_nobuf_varphase
PORT CLKOUT2 = clk_400_0000MHzMMCM0
PORT CLKOUT1 = clk_200_0000MHzMMCM0
PORT CLKIN = CLK
PORT PSCLK = clk_200_0000MHzMMCM0
PORT PSEN = psen
PORT PSINCDEC = psincdec
PORT PSDONE = psdone
PORT CLKOUT4 = clock_generator_0_CLKOUT4
END

BEGIN axi_interconnect
PARAMETER INSTANCE = axi4_0
PARAMETER HW_VER = 1.06.a
PORT interconnect_aclk = clk_100_0000MHzMMCM0
PORT INTERCONNECT_ARESETN = proc_sys_reset_0_Interconnect_aresetn
END

BEGIN axi_v6_ddrx
PARAMETER INSTANCE = DDR3_SDRAM
PARAMETER HW_VER = 1.06.a
PARAMETER C_MEM_PARTNO = MT41J64M16XX-15E
PARAMETER C_DM_WIDTH = 1
PARAMETER C_DQS_WIDTH = 1
PARAMETER C_DQ_WIDTH = 8
PARAMETER C_MMCM_EXT_LOC = MMCM_ADV_X0Y8
PARAMETER C_NDQS_COL0 = 1
PARAMETER C_NDQS_COL1 = 0
PARAMETER C_S_AXI_BASEADDR = 0xa4000000
PARAMETER C_S_AXI_HIGHADDR = 0xa7ffffff
PARAMETER C_INTERCONNECT_S_AXI_MASTERS = axi_datamover_0.M_AXI_S2MM
BUS_INTERFACE S_AXI = axi4_0
PORT ddr_we_n = ddr_memory_we_n
PORT ddr_ras_n = ddr_memory_ras_n
PORT ddr_odt = ddr_memory_odt
PORT ddr_dqs_n = ddr_memory_dqs_n
PORT ddr_dqs_p = ddr_memory_dqs
PORT ddr_dq = ddr_memory_dq
PORT ddr_dm = ddr_memory_dm
PORT ddr_reset_n = ddr_memory_ddr3_rst
PORT ddr_cs_n = ddr_memory_cs_n
PORT ddr_ck_n = ddr_memory_clk_n
PORT ddr_ck_p = ddr_memory_clk
PORT ddr_cke = ddr_memory_cke
PORT ddr_cas_n = ddr_memory_cas_n
PORT ddr_ba = ddr_memory_ba
PORT ddr_addr = ddr_memory_addr
PORT clk_rd_base = clk_400_0000MHzMMCM0_nobuf_varphase
PORT clk_mem = clk_400_0000MHzMMCM0
PORT clk = clk_200_0000MHzMMCM0
PORT clk_ref = clk_200_0000MHzMMCM0
PORT PD_PSEN = psen
PORT PD_PSINCDEC = psincdec
PORT PD_PSDONE = psdone
END

BEGIN axi_datamover
PARAMETER INSTANCE = axi_datamover_0
PARAMETER HW_VER = 3.00.a
PARAMETER C_INCLUDE_MM2S = 0
PARAMETER C_INCLUDE_S2MM = 1
PARAMETER C_INCLUDE_S2MM_DRE = 0
PARAMETER C_S2MM_BTT_USED = 23
PARAMETER C_S2MM_INCLUDE_SF = 0
PARAMETER C_S2MM_BURST_SIZE = 256
PARAMETER C_S2MM_STSCMD_IS_ASYNC = 1
PARAMETER C_S2MM_STSCMD_FIFO_DEPTH = 4
BUS_INTERFACE M_AXI_S2MM = axi4_0
BUS_INTERFACE S_AXIS_S2MM = master_strm_0_M_AXIS
PORT m_axi_s2mm_aclk = clk_100_0000MHzMMCM0
PORT m_axis_s2mm_cmdsts_awclk = axi_datamover_0_m_axis_s2mm_cmdsts_awclk
PORT m_axis_s2mm_cmdsts_aresetn = axi_datamover_0_m_axis_s2mm_cmdsts_aresetn
PORT s_axis_s2mm_cmd_tvalid = axi_datamover_0_s_axis_s2mm_cmd_tvalid
PORT s_axis_s2mm_cmd_tready = axi_datamover_0_s_axis_s2mm_cmd_tready
PORT s_axis_s2mm_cmd_tdata = axi_datamover_0_s_axis_s2mm_cmd_tdata
PORT m_axis_s2mm_sts_tvalid = axi_datamover_0_m_axis_s2mm_sts_tvalid
PORT m_axis_s2mm_sts_tready = axi_datamover_0_m_axis_s2mm_sts_tready
PORT m_axis_s2mm_sts_tdata = axi_datamover_0_m_axis_s2mm_sts_tdata
PORT m_axis_s2mm_sts_tkeep = axi_datamover_0_m_axis_s2mm_sts_tkeep
PORT m_axis_s2mm_sts_tlast = axi_datamover_0_m_axis_s2mm_sts_tlast
END

BEGIN master_strm
PARAMETER INSTANCE = master_strm_0
PARAMETER HW_VER = 1.00.a
BUS_INTERFACE M_AXIS = master_strm_0_M_AXIS
PORT ACLK = clk_100_0000MHzMMCM0
PORT S_AXIS_TREADY = master_strm_0_S_AXIS_TREADY
PORT S_AXIS_TDATA = master_strm_0_S_AXIS_TDATA
PORT S_AXIS_TLAST = master_strm_0_S_AXIS_TLAST
PORT S_AXIS_TVALID = master_strm_0_S_AXIS_TVALID
END

 

результаты функционального моделирования в modelsim

на рисунке виден реади на 4 такта

 

далее после наполнения фифо считываю данные датамувером

почему сигнал реади (s_axi_s2mm_tready) при появлении сигнала данных (s_axi_s2mm_tvalid) принимает нулевое значение????

То есть при наличии данных и изменении содержимого cmd регистра датамувер пишет после нескольких тактов s_axi_s2mm_tvalid что не готов их принять???

 

вот картина если я отключаю проверку s_axi_s2mm_tready

 

стрим пакеты идут, но естественно не далее датамувера, т.к. s_axi_s2mm_tready не проверяется....

 

 

[Aleksei_Rostov 0]

просмотрел форум xilinx, ваш пост и сопутствующие посты. Обнаружил следующее

The product guide (PG022) for axi_datamover_v4_02_a incorrectly defines bit 23 in Table 3-2 and Table 3-5 as Type and describes as RSVD. The correct description of the bit is as follows:

 

Bit 23, when set to 1, enables incremental AXI4 transactions. When it is set to 0, it allows Keyhole (FIXED address AXI4) transactions.

 

The behavior of this bit has changed from v3.00a to v4.02a..This issue will be fixed in 2013.1 documentation.

 

у меня этот бит всегда ноль. В этом случае инкрементации не происходит, может поэтому после записи одного 32 разрядного слова датамувер переключает реади в ноль?

завтра обязательно проверю

[Krys 2]

у меня этот бит всегда ноль. В этом случае инкрементации не происходит, может поэтому после записи одного 32 разрядного слова датамувер переключает реади в ноль?

завтра обязательно проверю

Да, я держал в голове эту проблему, но у Вас не она. Это когда большой объём пересылки в несколько burst, то все бёрсты летят в те же адреса, что и первый бёрст, затирая прерыдущие бёрсты )))

Но у вас то даже один бёрст не хочет передаваться ))

 

 

Совет: длинные исходники нужно прятать под теги codebox (хотя их и нет в стандартном наборе инструментов), модераторы мне обращали на это внимание.

Посмотрел этот файл *.mhs, там у Вашего датамувера фифо команд 4 слова. Теоретически статус интерфейс наверное может в таком случае быть не подключенным. Сейчас посмотрел свой файл, у меня фифо команд 1 слово, т.е. его фактически нет. Попробуйте так. Может, доходить команды будут до датамувера, а не застаиваться в фифо. Только интерфейс статуса надо обязательно подключить, дать реади ему.

 

результаты функционального моделирования в modelsim

на рисунке виден реади на 4 такта

Да, тут ничего необычного, всё в рамках уже полученных объяснений от Xilinx. Единственное, что на первой осциллограмме у Вас обе тактовых имеют одинаковую частоту, а на следующей уже разную. Это говорит о том, что Вы проводили эксперименты при разных условиях, а это неправильно (хотя в данном случае вряд ли в этом причина).

 

почему сигнал реади (s_axi_s2mm_tready) при появлении сигнала данных (s_axi_s2mm_tvalid) принимает нулевое значение????

То есть при наличии данных и изменении содержимого cmd регистра датамувер пишет после нескольких тактов s_axi_s2mm_tvalid что не готов их принять???

Ну а что тут такого? Вы похоже, так и не поняли логику этой недокументированной фичи, которая является главным топиком в этой ветке ))) Попробуйте ещё раз перечитать или задавайте вопросы конкретно. Реади принимает нулевое значение не сразу, а только спустя 4 такта, т.е. успевает скушать 4 слова - всё как надо, всё как описано в первом сообщении.

 

И по осциллограммам видно, что Вы не даёте данные в стрим датамувера, пока не пошлёте ему команду. Предлагаю попробовать естественным образом сделать (это может и не излечит проблему, но хотя бы придаст наглядности). Естественным для фифо я считаю, что Ваше фифо (которое даёт стрим датамуверу) уже заранее выставляет valid, ещё до всяких команд датамуверу, т.е. как в нём есть, что выдавать наружу, так и валид выставляется. А вот команду Вы даёте в датамувер только тогда, когда посчитаете, что фифо заполнен до достаточного уровня, для чего надо мониторить шину заполненности фифо.

 

Кроме того предлагаю для наглядности оба сброса датамувера подсоединить к одному источнику, чтобы не было желания предполагать, что разница моментов сброса как-то влияет. Да и на одну тактовую можно для начала перейти в домене датамувера. Т.е. Вы можете оставить командный интерфейс асинхронным, но подать тактовую ту же самую, что и на интерфейс данных. А вообще может даже лучше для простоты пока отказаться от асинхронного интерфейса. Чтобы не ломать голову лишними причинами.

 

И ещё у Вас используется сигнал tlast я смотрю. Предлагаю для начала его не использовать, и пересылать такие команды, чтобы датамувер на ласт не обращал внимания. У меня в начале в этом была загвоздка. А потом я понял, что ласт мне вообще не нужен, только лишняя логика.

 

 

почему сигнал реади (s_axi_s2mm_tready)

... при появлении сигнала данных (s_axi_s2mm_tvalid)

...

... после нескольких тактов s_axi_s2mm_tvalid

...

вот картина если я отключаю проверку s_axi_s2mm_tready

... s_axi_s2mm_tready не проверяется....

Вот Вы пишете s_axi_s2mm, а на самом деле наверняка должно быть s_axis_s2mm. Я потому и просил приводить полное имя сигнала, т.к. это разные вещи. _axi_ - это полная шина, которая идёт от датамувера к интерконнекту и далее в память. А _axis_ - это сигналы стрима. Их важно отличать.

 

И ещё Вы ничего не рассказали про сигнал tkeep, зачем он Вам и вообще что он делает.

 

[Krys 2]

Ещё бы по ошибке data2mem из первого поста мне кто-нибудь что-нибудь подсказал... Можно ли игнорировать, почему возникло и что делать...

 

ой, не туда...

 

[Aleksei_Rostov 0]

Вот Вы пишете s_axi_s2mm, а на самом деле наверняка должно быть s_axis_s2mm. Я потому и просил приводить полное имя сигнала, т.к. это разные вещи. _axi_ - это полная шина, которая идёт от датамувера к интерконнекту и далее в память. А _axis_ - это сигналы стрима. Их важно отличать.

 

безусловно речь идет s_axis_s2mm

 

Ну а что тут такого? Вы похоже, так и не поняли логику этой недокументированной фичи, которая является главным топиком в этой ветке ))) Попробуйте ещё раз перечитать или задавайте вопросы конкретно. Реади принимает нулевое значение не сразу, а только спустя 4 такта, т.е. успевает скушать 4 слова - всё как надо, всё как описано в первом сообщении.

 

попробовал сначала передать 4 слова и далее поток. Ситуация не изменилась.

 

И по осциллограммам видно, что Вы не даёте данные в стрим датамувера, пока не пошлёте ему команду. Предлагаю попробовать естественным образом сделать (это может и не излечит проблему, но хотя бы придаст наглядности). Естественным для фифо я считаю, что Ваше фифо (которое даёт стрим датамуверу) уже заранее выставляет valid, ещё до всяких команд датамуверу, т.е. как в нём есть, что выдавать наружу, так и валид выставляется. А вот команду Вы даёте в датамувер только тогда, когда посчитаете, что фифо заполнен до достаточного уровня, для чего надо мониторить шину заполненности фифо.

 

не совсем ясно. Логика проекта следующая: стрим ядро (мастер стрим для s2mm датамувера) получает валид от фифо как только началось наполнение, но реади в фифо для стрима не передает. Ждет пока фифо наполнится(запись в фифо происходит на меньшей частоте чем считывание). Это позволяет перейти от медленного клока потока к клоку для записи в ДДР, те буферизация. При считывании мастер стрим дает фифо сигнал реади, и стрим пошел в s2mm датамувера.

 

Если так не делать, то поток будет на медленной частоте подаваться в датамувер. Тогда в составе датамувера должно быть фифо для накопления burst для трансфера. Очень может быть загвоздка в этом моменте. Как только внутреннее фифо датамувера наполняется, происходит трансфер. Размер фифо выставляется в настройках датамувера (burst size). Задумывался об этом...

 

И ещё у Вас используется сигнал tlast я смотрю. Предлагаю для начала его не использовать, и пересылать такие команды, чтобы датамувер на ласт не обращал внимания. У меня в начале в этом была загвоздка. А потом я понял, что ласт мне вообще не нужен, только лишняя логика.

 

вы имеете в виду состав команды в cmd регистре, при которой датамувер не обращает внимание на ласт сигнал? не совсем ясно...

 

И ещё Вы ничего не рассказали про сигнал tkeep, зачем он Вам и вообще что он делает.

 

tkeep я сейчас не использую. Но вообще сигнал выставляет стробы побайтной записи/считывания на AXI4 (побайтная адресация ).

 

[Krys 2]

безусловно речь идет s_axis_s2mm

Внимательнее ) Запутать собеседника можно капитально )

 

попробовал сначала передать 4 слова и далее поток. Ситуация не изменилась.

Теперь мне не совсем ясно данное предложение. Т.е. Вы двумя раздельными командами датамуверу сначала дали дали команду переслать 4 слова, а затем другой командой оставшиеся? Я предлагаю вообще не разделять на первые 4 слова и на всё остальное. Если следовать логике, которую я описывал выше и которую я считаю стандартной для фифо, то валид на выходе из фифо в датамувер будет сразу, как только есть хоть одно слово для передачи. Но датамувер их есть не должен, пока не дана команда. И реади он без команды не выставит (исключение - первые 4 слова).

 

 

не совсем ясно. Логика проекта следующая: стрим ядро (мастер стрим для s2mm датамувера) получает валид от фифо

Мне непонятно, что Вы подразумеваете под стрим ядром и что под фифо? Я понимаю так: есть генератор медленной последовательности, которая подключена к фифо (у Вас это называется фифо для стрима). Фифо буферизирует и отдаёт пачки в датамувер. Стрим ядро это тот самый генератор медленной последовательности? Или стрим ядро - это датамувер + память + AXI Interconnect?

 

 

 

При считывании мастер стрим дает фифо сигнал реади, и стрим пошел в s2mm датамувера.

Вы применяете термин мастер стрим, фифо для стрима, датамувер. Предлагаю не запутывать самопридуманными терминами, где это не надо. Очень тяжело распутывать )) Судя по данному предложению, сигнал реади даёт датамувер в направлении вашего "фифо для стрима"? Если я правильно распутал...

 

 

Если так не делать, то поток будет на медленной частоте подаваться в датамувер.

Я понимаю, что "если так не делать..." нужно фифо - однозначно, с этим никто не спорит, это буфер для согласования скоростей. В Вашей терминологии это "фифо для стрима".

 

Тогда в составе датамувера должно быть фифо для накопления burst для трансфера. Очень может быть загвоздка в этом моменте. Как только внутреннее фифо датамувера наполняется, происходит трансфер. Размер фифо выставляется в настройках датамувера (burst size). Задумывался об этом...

Это только когда C_S2MM_INCLUDE_SF = 1. У Вас не так. Да и у меня тоже. И работает. Причина не в этом. Экспериментально проверено, что если команда на передачу началась, а в стриме ничего нет, то датамувер блокирует всю шину AXI в DDR до окончания передачи. Чтобы блокировки не произошло, и другие устройства могли иметь доступ к памяти, в случае C_S2MM_INCLUDE_SF = 0 пользователь сам должен следить, чтобы в фифо, откуда будет выдаваться стрим на датамувер, имело достаточно данных, чтобы провести полную пересылку числа байтов, указанных в команде датамувера.

 

 

вы имеете в виду состав команды в cmd регистре, при которой датамувер не обращает внимание на ласт сигнал? не совсем ясно...

Ага.

 

Короче я пока запутался в Вашей терминологии, поэтому не понимаю состав устройств. И из-за этого до конца не понимаю логику работы, совпадает ли она с той, которую я называю естественной для фифо. Если не совпадает, то буду ещё раз заострять на этом внимание и пытаться Вас склонить к этой логике ))

 

Ну короче жду разъяснений.

[Aleksei_Rostov 0]

Мне непонятно, что Вы подразумеваете под стрим ядром и что под фифо? Я понимаю так: есть генератор медленной последовательности, которая подключена к фифо (у Вас это называется фифо для стрима). Фифо буферизирует и отдаёт пачки в датамувер. Стрим ядро это тот самый генератор медленной последовательности? Или стрим ядро - это датамувер + память + AXI Interconnect?

для разъяснения привожу собранный в xps проект

итак, ddr + axi4 + datamover + master_strm (user IP или мой мастер стрим)

master_strm подключен к datamover как мастер (M_AXIS) для s2mm через интерфейс axi stream, slave порты (S_AXIS) выведены "наружу" и подключены к выходу fifo (там где происходит буферизация потока). на вход fifo подключен генератор медленной последовательности.

 

Вы применяете термин мастер стрим, фифо для стрима, датамувер. Предлагаю не запутывать самопридуманными терминами, где это не надо. Очень тяжело распутывать )) Судя по данному предложению, сигнал реади даёт датамувер в направлении вашего "фифо для стрима"? Если я правильно распутал...

 

Прошу прощения за запутанность)) сигнал реади для fifo формирует master_strm по наполнению fifo. По этому сигналу данные из fifo потоком через master_strm подаются на вход datamover s_axis_s2mm_tdata.

 

То есть master_srm я использую как мастер стрима для s_axis_s2mm моего datamover. Это позволяет контролировать наполнение fifo. До этого делал иначе: просто выводил сигналы s_axis_s2mm (_tvalid, _tlast, _tready ...) наружу и прикручивал к ним генератор медленной последовательности.

 

 

Это только когда C_S2MM_INCLUDE_SF = 1. У Вас не так. Да и у меня тоже. И работает. Причина не в этом. Экспериментально проверено, что если команда на передачу началась, а в стриме ничего нет, то датамувер блокирует всю шину AXI в DDR до окончания передачи. Чтобы блокировки не произошло, и другие устройства могли иметь доступ к памяти, в случае C_S2MM_INCLUDE_SF = 0 пользователь сам должен следить, чтобы в фифо, откуда будет выдаваться стрим на датамувер, имело достаточно данных, чтобы провести полную пересылку числа байтов, указанных в команде датамувера.

 

за разъяснение отдельное спасибо.

Изменено 24 декабря, 2014 пользователем farbius

[Krys 2]

для разъяснения привожу собранный в xps проект

Вот мне показалось странным, что командный интерфейс у Вас как-то не так называется. У меня вот так:

 

 

Как у Вас так получилось сделать такое название? В этом не может быть ошибки или подвоха?

 

 

 

итак, ddr + axi4 + datamover + master_strm (user IP или мой мастер стрим)

master_strm подключен к datamover как мастер (M_AXIS) для s2mm через интерфейс axi stream, slave порты (S_AXIS) выведены "наружу" и подключены к выходу fifo (там где происходит буферизация потока). на вход fifo подключен генератор медленной последовательности.

Спасибо, стало понятнее, но не совсем. Вопросы:

получается, что фифо находится за пределами проекта XPS?

Генератор медленного потока тоже за пределами?

Тогда полностью непонятно, зачем вообще нужна корка master_strm? Что она делает, какую функцию? По моим соображениям реально для работы нужны: память естественно, датамувер, фифо, генератор медленной последовательности. Всё. Зачем же master_strm? Можете ли выложить его потроха? Ну и так объяснить словами.

Я понимаю, если бы просто фифо обернуть в User IP Core для XPS. Но у Вас-то фифо как я понял снаружи. Тогда не понимаю.

 

сигнал реади для fifo формирует master_strm по наполнению fifo. По этому сигналу данные из fifo потоком через master_strm подаются на вход datamover s_axis_s2mm_tdata.

Вот тут тем более непонятно, пока я не осилю, что за зверь этот master_strm.

 

 

То есть master_srm я использую как мастер стрима для s_axis_s2mm моего datamover. Это позволяет контролировать наполнение fifo.

А разве сам фифо не является источником (ну это и есть мастер) данных для датамувера? Зачем ещё какую-то прокладку между ними? Объясните, пожалуйста, как это позволяет контролировать наполнение? У меня наполнение контролируется, как я писал ранее, по шине заполненности фифо. При превышении порога даётся команда датамуверу на передачу того числа байт, которое лежит в фифо на момент превышения порога. Никаких прокладок.

 

 

До этого делал иначе: просто выводил сигналы s_axis_s2mm (_tvalid, _tlast, _tready ...) наружу и прикручивал к ним генератор медленной последовательности.

это Вы назвали сигналы чьи? Сигналы датамувера? Да, если напрямую прицепить к медленному генератору без фифо, то надо в датамувере включать C_S2MM_INCLUDE_SF = 1, чтобы внутри датамувера копилось необходимое для бёрста количество. Тоже неплохое решение. Я бы наверное его даже применил у себя. Но, пока с Вами не начал разбирать Вашу проблему, не догадался до этого ))) Не городил бы лишних сущностей в виде отдельного фифо ))

 

 

за разъяснение отдельное спасибо.

Всегда пожалуйста. Вот видите, и мне было полезно напрячь мозги. Как написал выше, разобрался заодно с режимом C_S2MM_INCLUDE_SF = 1 ))

 

[Aleksei_Rostov 0]

 

Как у Вас так получилось сделать такое название? В этом не может быть ошибки или подвоха?

 

я работаю в ise 14.3 а Вы в 14.7. Поэтому у меня версия датамувера 3.0 в отличии от Вашей 4.05))) В остальном все точно также)

 

Спасибо, стало понятнее, но не совсем. Вопросы:

получается, что фифо находится за пределами проекта XPS?

Генератор медленного потока тоже за пределами?

 

совершенно верно

 

Тогда полностью непонятно, зачем вообще нужна корка master_strm? Что она делает, какую функцию? По моим соображениям реально для работы нужны: память естественно, датамувер, фифо, генератор медленной последовательности. Всё. Зачем же master_strm? Можете ли выложить его потроха? Ну и так объяснить словами.

Я понимаю, если бы просто фифо обернуть в User IP Core для XPS. Но у Вас-то фифо как я понял снаружи. Тогда не понимаю.

 

я использую внешнее фифо сгенеренное coregen'ом, fifo выбрал с интерфейсом axi (а не традиционным как в Вашем случае) для согласования с аналогичным интерфейсом корки master_strm.

Можно было и просто обернуть фифо. Но я использовал внешнее: обернуть как я делал до этого с user IP для axi4 или axi_light интерфейсов для user IP с интерфейсом stream не получилось, а разбираться времени пожалел, поэтому пошел по пути наименьшего сопротивления)))

 

На самом деле это не критично: интерфейс все равно один и тот же))

Так вот master_strm как я сказал выше, контролирует наполнение фифо и соединяет это фифо со стрим интерфейсом датамувера.

 

 

 

А разве сам фифо не является источником (ну это и есть мастер) данных для датамувера? Зачем ещё какую-то прокладку между ними? Объясните, пожалуйста, как это позволяет контролировать наполнение? У меня наполнение контролируется, как я писал ранее, по шине заполненности фифо. При превышении порога даётся команда датамуверу на передачу того числа байт, которое лежит в фифо на момент превышения порога. Никаких прокладок.

 

прокладка контролирует заполненность фифо, и дает команду датамуверу на передачу того числа байт, которое лежит в фифо. Команда в виде сигнала s_axis_s2mm_tvalid. Сигнал '1' пока фифо не выгрузит последнее слово. Потом ждем наполнения и снова '1' для выгрузки фифо....

 

А тут и проблема, когда s_axis_s2mm_tvalid = '1' , s_axis_s2mm_tready перекидывается датамувером в ноль.... :cranky:

 

это Вы назвали сигналы чьи? Сигналы датамувера? Да, если напрямую прицепить к медленному генератору без фифо, то надо в датамувере включать C_S2MM_INCLUDE_SF = 1, чтобы внутри датамувера копилось необходимое для бёрста количество. Тоже неплохое решение. Я бы наверное его даже применил у себя. Но, пока с Вами не начал разбирать Вашу проблему, не догадался до этого ))) Не городил бы лишних сущностей в виде отдельного фифо ))

 

сигналы s_axis_s2mm_ (tlast, tvalid, tdata...) это сигналы стрим интерфейса датамувера

 

вариант "напрямую" для меня тоже более привлекателен и я рассматривал его изначально. Не совсем понятно с наличием внутреннего фифо датамувера. В даташите сказано про режим C_S2MM_INCLUDE_SF, еще я предполагал что количество байт параметром burst_size регулирует размер внутреннего фифо, но теперь понимаю, что в датамувере не фифо, а скорее всего обычный счетчик количества байт (режим C_S2MM_INCLUDE_SF исключение).