[fill 2]

1) c форума: http://electronix.ru/forum/index.php?showtopic=98771

fill: "Если собираетесь моделировать цепь от\до разъема, то все пины цепи должны иметь модель ИЛИ надо делать многоплатный анализ, т.е. цепь продолжается далее через разъем до приемника\передатчика на др. плате."

 

Как моделировать целостность сигнала от микросхемы до разъема?

"IBIS-модель (англ. Input Output Buffer Information Specification) — метод представления информации о буферах ввода-вывода интегральной микросхемы".

Что из себя представляет модель разъема?

 

1. Попробуйте включить логическое мышление:

Моделировать можно передачу сигнала от передатчика к приемнику. Если передатчик это ИМС на этой плате, а приемник это ИМС за разъемом на другой плате. То

а)на разъем устанавливается модель ИМС (моделируем таким образом только цепь по данной плате и не учитываем изменение сигнала в разъеме и далее по другой плате

или

б) находим EBD модель другой платы и ставим ее на разъем, тогда моделируем почти все но без учета разъема

или

в) делаем много платный проект где цепь уже состоит из набора ИМС-трассы-разъем-трассы-ИМС т.е. производим точное моделирование с учетом всех составляющих полной цепи. При этом опять же разъем можно учитывать упрощенно в виде обычной передающей линии, или точно в виде Spice модели.

 

2. Для начала спросите разработчика внутренностей ПЛИС что он там и как сконфигурировал, от этого и зависит выбор конкретной технологической модели.

[vitan 2]

Что из себя представляет модель разъема?

Файл. :) Выбирается из правого списка.

http://www.samtec.com/signal-integrity-center.aspx

 

то есть без приемника не обойтись и нужен многоплатный анализ?

Угу.

 

Для моделирования мультигигабитных линий MGT выбирать LVDS?

Выбирать то, что будет использоваться в реальности. Если LVDS, то значит его и выбирать, тут все очевидно.

 

[kappafrom 0]

тогда самый честный из возможных способов - многоплатный проект.

юзаю разъем Samtec серии EHF - электрической модели нет, только CAD и футпринты на него валяются. понятно что модель это файл, интересует расширение (я так понял IBIS, либо SPICE модель).

в другом проекте юзаю sata 7 pin smt connector, у molex вообще моделей не видно, только кадовские чертежи

 

Выбирать то, что будет использоваться в реальности. Если LVDS, то значит его и выбирать, тут все очевидно.

там аврора простейшая на мультигигабитных портах MGT. представляет из себя LVDS (клок может быть LVDS/LVPECL)/

только у плисины модель стандартного general purpose LVDS порта и модель MGT_LVDS по идее должны быть разные, ЭТЖМГТ! отсюда и вопрос

[Uree 1]

Помнится для какой-то ПЛИСины был вообще отдельный модель-кит только для МГТ линий, чуть ли не со своим движком расчета, подключаемым к моделировщику. Обычные драйверы/модели там не прокатывали. Деталей не помню, но кажется это какой-то из Виртексов был.

[kappafrom 0]

кстати как в гиперлинксе в модель добавить шлейф, соединяющий платы? хотелось бы промоделировать цепочку PCB1_ИМС-трасса-разъем-кабель-разъем-трасса-ИМС_PCB2

конечно можно изготовить плату и BER посмотреть программно, но хочется научиться грамотно моделировать и сократить число итерраций до выпуска работающего узла

 

Помнится для какой-то ПЛИСины был вообще отдельный модель-кит только для МГТ линий, чуть ли не со своим движком расчета, подключаемым к моделировщику. Обычные драйверы/модели там не прокатывали. Деталей не помню, но кажется это какой-то из Виртексов был.

а вы как мультигигабитные моделируете?

Изменено 12 ноября, 2014 пользователем kappafrom

[lemorus 0]

тогда самый честный из возможных способов - многоплатный проект.

юзаю разъем Samtec серии EHF - электрической модели нет.

 

Вы можете создать 3D модель разъема,и извлечь электрическую модель.

[Uree 1]

Никак не моделирую. Трассирую с заданными ограничениями. Моделируют создатели драйвера, чтобы знать, что оно будет потом в железе работать. И моделируют и измеряют, что реально получилось, и всякие умные статьи пишут, на семинарах доклады делают и т.п. А испортить пару на 10-15см длины достаточно сложно.

[kappafrom 0]

Никак не моделирую. Трассирую с заданными ограничениями. Моделируют создатели драйвера, чтобы знать, что оно будет потом в железе работать. И моделируют и измеряют, что реально получилось, и всякие умные статьи пишут, на семинарах доклады делают и т.п. А испортить пару на 10-15см длины достаточно сложно.

ну я такой подход приветствую, но сейчас начал в гиперлинксе ковыряться, узнал много нового, сигналы в довольно тепличных условиях на пару сотен мегагерц порой не доходят до приемника. а в жизни планирую две платы соединить метровым sata-шнурком, вот интересно заработает ли

[Uree 1]

САТА заработает, а ваше устройство не знаю. Но там разработчики стандарта постарались, и кабель определить, и тип драйверов. Хороший кабель, 100 Ом дифф. импеданса, разъемы с сохранением импеданса на стыках. Но какие у Вас драйверы - этого они точно не знали.

[kappafrom 0]

Вы можете создать 3D модель разъема,и извлечь электрическую модель.

Звучит необычно, прокомментируйте, пожалуйста.

[fill 2]

кстати как в гиперлинксе в модель добавить шлейф, соединяющий платы? хотелось бы промоделировать цепочку PCB1_ИМС-трасса-разъем-кабель-разъем-трасса-ИМС_PCB2

конечно можно изготовить плату и BER посмотреть программно, но хочется научиться грамотно моделировать и сократить число итерраций до выпуска работающего узла

 

Для начала пройдите тренинг по HL (как начальный так и продвинутый).

В продвинутом на стр. 104 есть "Пример 5: Моделирование для получения Ограничений для Всего Канала"

описание лаб

 

По быстрому вашу задача выглядит примерно так

При этом модели разъемов можно было бы задать не через S-Parameters, а через SLM (в свойствах передающей линии можно выбрать тип Connector и отобразится весь список файлов slm папки C:\MentorGraphics\9.1HL\SDD_HOME\hyperlynx64\Libs), при выборе Cable соответственно всех кабелей. Естественно этот список можно расширить создав свои описания.

 

Звучит необычно, прокомментируйте, пожалуйста.

 

Тут ничего не обычного. Просто в 3D EMI Solver (например HL3D) загружается 3D модель разъема (или рисуется с нуля). Далее конфигурируется (где металл, где диэлектрик, какие параметры материалов и т.д.) и производится моделирование данной структуры и по результатам моделирования получается модель (например на S-Parameter) которую затем можно использовать при моделировании полного канала. В данном вопросе есть только одна большая трудность - надо обладать знаниями\опытом СВЧ, чтобы понимать что и как задавать.

[kappafrom 0]

прошел Новый тренинг "Анализ Целостности Сигналов HyperLynx" и никак не могу понять, как в HyperLynx BoardSim v8.1 создать дифпару? в тренингах рассмотрен BoardSim v9.0, там differential pairs есть во вкладке Setup.

из Expedition экспортировались только имена цепей, разбивка на дифпары из CES не подцепилась (IBIS-модели в либе не привязывал).

 

fill: В 8.1 дифф. пары задаются только через IBIS.

 

сам файл модели редактировать? если да то есть ли образец?

 

прописываю в BoardSim для пинов соответствующие модели, экспортрую в LineSim для проверки, а там два приемника, а не один дифференциальный и дорожки несвязанные (not coupled). к тому же в field solver униполярная линия.

сначала думал изменить схему в LineSim и обратно аннотировать в BoardSim, так по ходу нельзя

 

обсуждалось ранее по адресу http://electronix.ru/forum/index.php?showtopic=99967

спрашивали то же самое, то есть как изнутри HL сделать дифпару, а сделали по-другому, подцепив из CES. а мне изнутри линкса бы.

 

я устал пытаться сделать эту простую необходимую вещь в старой версии продукта, помогите пожалуйста!!

Изменено 20 ноября, 2014 пользователем kappafrom

[fill 2]

прошел Новый тренинг "Анализ Целостности Сигналов HyperLynx" и никак не могу понять, как в HyperLynx BoardSim v8.1 создать

 

сам файл модели редактировать? если да то есть ли образец?

 

Откройте например файл C:\HyperLynx_Trng\models\92lv222.ibs и посмотрите - секция [Diff_pin]

[kappafrom 0]

Откройте например файл C:\HyperLynx_Trng\models\92lv222.ibs и посмотрите - секция [Diff_pin]

открыл. секцию нашел. заменить номера пинов на название своих цепей?

не, линкс теперь ругается на модель.

или в секции Pin изменить signal_name и не трогать колонку model_name?

то есть надо исправлять оба IBIS-файла, приемника и передатчика?

так тоже не получилось

 

к тому же не понимаю, почему для LVDS выхода есть Output и Output Inverted, а для входа только Input

Изменено 20 ноября, 2014 пользователем kappafrom

[fill 2]

открыл. секцию нашел. заменить номера пинов на название своих цепей?

не, линкс теперь ругается на модель.

или в секции Pin изменить signal_name и не трогать колонку model_name?

то есть надо исправлять оба IBIS-файла, приемника и передатчика?

так тоже не получилось

 

к тому же не понимаю, почему для LVDS выхода есть Output и Output Inverted, а для входа только Input

 

[Pin]   signal_name     model_name         R_pin   L_pin    C_pin      
|
1       ISEL0          DS92LV222TM_DE      50.0m   2.07n    0.429p
2       ISEL1          DS92LV222TM_DE      50.0m   2.07n    0.429p
3       RIN0+          DS92LV222TM_RIN     50.0m   0.95n    0.152p
4       RIN0-          DS92LV222TM_RIN     50.0m   0.95n    0.146p
5       RIN1+          DS92LV222TM_RIN     50.0m   0.95n    0.152p
6       RIN1-          DS92LV222TM_RIN     50.0m   0.95n    0.146p
7       RSEL           DS92LV222TM_RSE     50.0m   0.95n    0.152p
8       GND            GND                 50.0m   2.07n    0.429p    
9       DE1            DS92LV222TM_DE      50.0m   0.95n    0.152p
10      DE0            DS92LV222TM_DE      50.0m   0.95n    0.152p
11      DOUT1-         DS92LV222TM_DOUT    50.0m   0.95n    0.152p
12      DOUT1+         DS92LV222TM_DOUT    50.0m   0.95n    0.146p
13      DOUT0-         DS92LV222TM_DOUT    50.0m   0.95n    0.152p
14      DOUT0+         DS92LV222TM_DOUT    50.0m   0.95n    0.146p
15      NC             NC                  50.0m   2.07n    0.429p    
16      VCC            POWER               50.0m   2.07n    0.429p
|
|     
[Diff_pin]   inv_pin    vdiff    tdelay_typ    tdelay_min    tdelay_max
|
| The '+' pin is Diff_pin and the '-' pin is the inv_pin
|
3       4       0.1      0 0 0 | Vth of receiver is +/- 100mV
5       6       0.1      0 0 0
12      11      NA       0 0 0
14      13      NA       0 0 0

 

Все же понятно, достаточно включить в голове (если она есть) обычную логику.

В секции [Pin] пинам назначаются модели, в секции [Diff_pin] указываются номера пинов составляющих диф. пары.

Согласно написанному: пины 3-4 и 5-6 являются входными дифференциальными парами, а 12-11 и 14-13 выходными дифф.

Т.к. передатчик формирует дифференциальный сигнал, то на нем один пин выбирается выходным, а второй соответственно выходной инвертированный.

Если и сейчас непонятно, то вот как должна выглядеть секция [Diff_pin] чтобы пины 1 и 2 объявить дифф.

[Diff_pin]   inv_pin    vdiff    tdelay_typ    tdelay_min    tdelay_max
|
| The '+' pin is Diff_pin and the '-' pin is the inv_pin
|
3       4       0.1      0 0 0 | Vth of receiver is +/- 100mV
5       6       0.1      0 0 0
12      11      NA       0 0 0
14      13      NA       0 0 0
1      2