[Sefo 0]

Кому интересно - в прицепе плагин для подсветки синтаксиса в Visual Studio 2012 - 2013. Кроме подсветки синтаксиса ничего больше не делает. Пользоваться можно свободно, разумеется, на свой страх и риск :)

 

Плагин автоматически активируется при открытии в Visual Studio файлов со следующими расширениями: *.v, *.sv, *.svi, *.sva, *.svh

 

Многострочные комментарии (с началом "/*" на одной строке и концом "*/" на другой) не поддерживаются - как комментарий будет помечена только первая строка.

 

Еще выделяется несколько ключевых слов UVM.

 

Если найдете ошибки, пишите - исправлю. Если нужно, чтобы плагин загружался для других расширений, пишите - добавлю. Кому интересна подсветка UVM, присылайте список (по одному слову в строке) - добавлю.

 

Для архива MD5 - 11074f8f1b7b84baf00fbdf7d56c9e7d, SHA256 - cf742e9d394ab303a13f0347cec3877b9721a4b80fdb685ba7c5ac86191dea7a

 

SV_Keyword_Highlight.rar

[topor_topor 0]

А интересно, существует-ли среда розработки под UVM, похожая на поддержку класов MFC в Visual Studio?

Чтобы появлялись подсказки с методами\свойствами обекта, были визарды для создания подклассов, автоматически добавлялись нужные макросы и т.п, а не только подсветка ключевых слов SV

[RobFPGA 27]

Приветствую!

 

А интересно, существует-ли среда розработки под UVM, похожая на поддержку класов MFC в Visual Studio?

Чтобы появлялись подсказки с методами\свойствами обекта, были визарды для создания подклассов, автоматически добавлялись нужные макросы и т.п, а не только подсветка ключевых слов SV

 

У Mentora есть System Verilog Assistant котрый вроде как раз под это заточен.

Сделан на базе Eclipse, отельно его не встречал но он есть в составе HDL Designer.

 

Успехов! Rob.

[topor_topor 0]

Приветствую!

 

 

 

У Mentora есть System Verilog Assistant котрый вроде как раз под это заточен.

Сделан на базе Eclipse, отельно его не встречал но он есть в составе HDL Designer.

 

Успехов! Rob.

Наверное это:

Certe Testbench Studio delivers a powerful Eclipse-based environment that enables rapid creation and complete understanding of UVM and OVM based testbenches.

http://s3.mentor.com/public_documents/data...e_datasheet.pdf

 

Или это:

"Questa lets you see the component hierarchy, class definition tree, and other UVM settings specific to your testbench to make it easier to understand the operation of your verification environment."]Questa lets you see the component hierarchy, class definition tree, and other UVM settings specific to your testbench to make it easier to understand the operation of your verification environment