[misyachniy 0]

После подключение всех модулей в систему самым нагруженым оказался тактовый чигнал микроблейца и шины AXI.

clock_generator_0_CLKIN_pin   | PLL_ADV:CLKOUT0   | 7269  |

В начале я попробовал принудительно установить FANOUT в 1000, рисунок "fanout.PNG".

Но синтезатор не прореагировал и количество нагрузок осталось прежним.

 

Попробовал в Wizard-е тактового генератора определить несколько тактовых выходов CLKOUT 1/2/3 и раздать их разнім модулям - результа не изменился.

 

Кроме компиляции я загружал проект в ПЛИС.

На 75 МГц работает на 100 - виснет.

Как повысить тактирование системіы?

[Kuzmi4 0]

...

Попробовал в Wizard-е тактового генератора определить несколько тактовых выходов CLKOUT 1/2/3 и раздать их разнім модулям - результа не изменился.

..

Так не бывает, клоковые выхода не выкидываются. Надо смотреть как и кому они раздавались.

[des00 25]

и вы точно уверены что дело именно в фанауте тактовой частоты? которая априори идет по глобальным тактовым деревьям ?

[misyachniy 0]

и вы точно уверены что дело именно в фанауте тактовой частоты? которая априори идет по глобальным тактовым деревьям ?

 

После таблицы с FANOUT идет максимально допустимая частота тактирования и она на много меньше 100 МГц.

[des00 25]

После таблицы с FANOUT идет максимально допустимая частота тактирования и она на много меньше 100 МГц.

хмм, галендваген тоже не едет больше 220км/ч, но это не значит что у него движок не мощный.

 

Если отпустить аллегории и призвать на помощь основы временного анализа синхронных схем, то почему вы решили что в низкой тактовой виновато клоковое дерево, рассчитанное на частоты до 400 МГц и на нагрузку 100% ресурсов ПЛИС на одно дерево, а не большое количество слоев комбинаторной логики ?

 

ЗЫ. у меня в проектах фанауты обычных сигналов доходят до 4-8 тысяч, тогда как на 99 % плис работает на одной тактовой в 192МГц. И ведь работает.

[SM 0]

После таблицы с FANOUT идет максимально допустимая частота тактирования и она на много меньше 100 МГц.

Вообще-то, в этих бедах вовсе не виноваты fanout-ты клокового дерева. Смотрите в отчете critical path по этому клоку, и там оптимизируйте.

[des00 25]

Как повысить тактирование системіы?

скорее всего сложный интерконнект, нужно сделать иерархию модулей по требуемой производительности и разгрузить системную шину мостами (или что там есть готового в интерконнекте) на устройствах, не требующих большой производительности

[krux 8]

глобальное тактовое ни при чём.

 

присоединюсь к мнению, что надо разбавлять шинную логику AXI мостами пайп-лайнами.

[iosifk 3]

После подключение всех модулей в систему самым нагруженым оказался тактовый чигнал микроблейца и шины AXI.

 

Кроме компиляции я загружал проект в ПЛИС.

На 75 МГц работает на 100 - виснет.

Как повысить тактирование системіы?

А есть дешифрация адресов? Ну что-нибудь 24-30 разрядов на схему сравнения параллельным кодом?

 

[Golikov 0]

А я тоже спрошу нет ли у вас DDR из которого вы пытаетесь запустить программу? Если есть, то не забыли ли вы выдать ему свой PLL, без этого DDR работает со сбоями, а программа в микроблайзе частенько виснет.

 

микроблайз в спартане 6 тянет около 106 МГц.

[misyachniy 0]

микроблайз в спартане 6 тянет около 106 МГц.

 

Для проверки собрал с нуля систему с одним процессором и одним 1 UART

xc6slx75 Speed Grade: -2

Синтезировал два проекта

 

оптимизация для производительности

CLK_P | PLL_ADV:CLKOUT0 | 2327 |

Minimum period: 11.574ns (Maximum Frequency: 86.401MHz)

 

оптимизация для скорости (frequency)

CLK_P | PLL_ADV:CLKOUT0 | 1906 |

Minimum period: 11.996ns (Maximum Frequency: 83.361MHz)

 

Есть предупреждение

INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources. Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.

Проверил - выход PLL буферизирован

 

[dworfik 0]

Как я понял вас не устраивают полученные частоты. Можно попробовать "упаковать" проект с процессором прямо из examples и глянуть какую максимальную частоту он выдаст. С Speed Grade'ами поиграть. А вообще есть анализ по самым загруженным путям -- там указано на каком элементе и сколько времени потрачено.

[Golikov 0]

xc6slx75 Speed Grade: -2

есть вероятность что 45 версия того же грейда быстрее?

 

А у вас нет PLL на 2 умножающего? В этом случае полученные частоты намекают на 160 МГц....

 

И опять же а в констраинах какая частота на клок стоит? Просто если у вас стоит 50 МГц желаемая, то синтезатор собрал схему,получил 80 МГц, и бросил дальше оптимизировать. А если стоит 100 МГц, то схему немного попакуют...

[misyachniy 0]

есть вероятность что 45 версия того же грейда быстрее?

 

опять же а в констраинах какая частота на клок стоит? Просто если у вас стоит 50 МГц желаемая, то синтезатор собрал схему,получил 80 МГц, и бросил дальше оптимизировать. А если стоит 100 МГц, то схему немного попакуют...

 

ПЛИС уже запаяна в плату, так что LX45 проверять не имеет смысла.

Констрейн я не писал.

Процессор создан по умолчанию в 100 МГц.

 

[Golikov 0]

я не предлагал паять, у меня просто 45 была, и у ней спокойно тянуло сильно больше 100 на пустом проце, так что вопрос больше риторический, но на всякий случай может есть бывалые что знаю что-то больше....

 

напишите констраин на клок, попробуйте синтезнуть, поглядите где не сойдется.

 

странно слышать что пустой проц так медленно на 6 спартане тянет...