[Yaputra 0]

Есть последовательная шина: bus_data и bus_clock, достаточно быстрая, частота bus_clock 20 МГц. И есть ПЛИС Cyclone IV с тактовой частотой 25 МГц. Есть у кого-нибудь опыт написания на verilog модуля чтения данных в регистр по такой шине с тем, чтобы не нарушать синхронности дизайна от внутренней частоты ПЛИС?

[iosifk 3]

Есть последовательная шина: bus_data и bus_clock, достаточно быстрая, частота bus_clock 20 МГц. И есть ПЛИС Cyclone IV с тактовой частотой 25 МГц. Есть у кого-нибудь опыт написания на verilog модуля чтения данных в регистр по такой шине с тем, чтобы не нарушать синхронности дизайна от внутренней частоты ПЛИС?

У меня на сайте "Краткий Курс", глава об асинхронных частотах

 

[eugen_pcad_ru 0]

1 Используйте FIFO или

2 Увеличьте внутрикристальную частоту (там же есть умножители частот?) и используйте SPI или UART.

[Kuzmi4 0]

2 Yaputra

Тут у большинства есть опыт написания SPI или UART на плис, и что дальше?

Ваша "последовательная шина" - это стандарт какой то, или "самоделка" ? Если первое - не мешало бы назвать его, если последнее - где картинки?

[Yaputra 0]

Самоделка, самый обычный протокол: по восходящему фронту bus_clk защелкиваем бит с шины bus_data.

Изменено 19 июля, 2014 пользователем Yaputra

[Kuzmi4 0]

2 Yaputra

а какая синхронизация для приёмника предусмотрена ?

[Yaputra 0]

не понял вопроса...

 

Приёмник принимает bus_clk с частотой 20 МГц. В самой ПЛИС, где он расположен, есть своя внутренняя тактовая частота 25 МГц.

[Kuzmi4 0]

2 Yaputra

Как приёмник узнает когда начинается байт? Потому как приёмник и передатчик могу стартовать в любой момент времени и начало предечи 1го бита в передатчике никак не связана с началом приём 1го бита в приёмнике. Кроме частоты ещё надо знать когда начинается байт, иначе будете собирать мусор хоть и на правильной частоте.

Вот здесь описано как работает RS-232 Serial Protocol.

Из приведённой там картинки видно, что передача 1 байта занимает байт+чётность+старт-бит+стоп-бит, при чём старт-бит всегда 0, стоп-бит всегда в 1.

Это сделано для того, чтобы приёмник по "перепаду" (утрируя) стоп-старт бита мог определить когда у него начинается байт. Детально реализацию синхронизации в UART можете глянуть на OpenCores

[Golikov 0]

тут все же ближе к SPI, так как есть данные и частота.

 

На самом деле пока возился с некими проблемами в SPI подсказали весьма остроумное решение.

Берете стандартное FIFO (IP Core), делаете ему 1 битные входные данные, и клок данных с частоты SPI,

выход может быть с любой частотой, и даже можно сразу сделать много битный. Идеальный SPI на готовых модулях и частоты все сопряжены.

 

Ну конечно же нужен сигнал синхронизации....

[Maverick_ 15]

Самоделка, самый обычный протокол: по восходящему фронту bus_clk защелкиваем бит с шины bus_data.

мой совет, "велосипед" не изобретать, а взять за основу какой-то готовый интерфейс, например SPI - наиболее подходящий для Вас, судя по представленным циклограмам...

[RamZoom 0]

По двум линиям вряд-ли получится принимать и распознавать пакеты данных, поэтому нужна 3 линия управляющего сигнала. Похожим примером в программе Квартус2 в разделе Insert Template есть сдвиговый регистр после доработки подойдет для вашего проекта

[Golikov 0]

даже по 1 линии получается создать полноценный 2 направленный протокол, при этом адресуемый с автоматическим определением числа устройств на линии....