[Golikov 0]

Молодой человек, тема про VHDL. Что вы лезете со своим Верилогом?

 

а в VHDL отменили := или я про него чего то не так помню? Я давно на верилог пересел и уже тяжело вспоминать VHDl конструкции, но принципы то одни, а язык - лишь инструмент.... Так я без стеба, а чтобы освежить, в VHDL нет последовательного и параллельного присвоения?

[silantis 0]

а в VHDL отменили := или я про него чего то не так помню? Я давно на верилог пересел и уже тяжело вспоминать VHDl конструкции, но принципы то одни, а язык - лишь инструмент.... Так я без стеба, а чтобы освежить, в VHDL нет последовательного и параллельного присвоения?

 

Да есть там все, просто := последовательное присвоение идет переменным, а параллельное сигналам. Зря на Вас наехали, все Вы по делу написали.

[Golikov 0]

Спасибо на добром слове:)