[mSimple 0]

Если есть желание, то с лицензией на CPRI под Аltera я могу помочь.

Ну а вопрос с CPRI под Xilinx все равно Вам придется решать самим. Кстати, а виртекс7 в Вашем случае обязателен? Может проще и дешевле переделать ячейку на тот же Stratix V (~5SGXBB, хоть он и чуть-чуть помельче, чем означенный виртекс).

 

Спасибо за ценное предложение, пока помощь с лицензией на CPRI не требуется,

Виртекс обязателен, т.к. все железо уже разработано и передано в изготовление.

 

На данный момент пробуем реализовать свой протокол и пока из проблемных мест вижу только FEC.

Dec/Enc G.709 FEC в стандартных IP-core Xilinx есть, но опять таки требует лицензии + в альтере тоже пока не ясно как решать проблему с FEC.

Из бесплатных в Xilinx есть Reed-Solomon (в Альтере вроде как платный), но как он на таких скоростях работать будет неизвестно. Чую, что потянет не более 2,5G только.

В общем, будем решать проблемы по ходу, может быть и без FEC точности хватит.

В принципе по ТЗ требуется обеспечить 0,01% ошибок при передаче, что на мой взгляд по оптике реально без исправления ошибок на расстоянии не более 300м.

[ArtoM23 0]

Касательно стыковки seriallite/aurora. Модули seriallite в проекте не менялись.

Произвел редактирование модулей aurora. Для virtex6 использовалась aurora 6.2.

Параметры:

- 2гб/сек с опорной частотой 125 МГц.

- 1 линия.

 

Параметры Seriallite:

- 2гб/сек с опорной частотой 100 МГц.

- 1 линия.

 

Фактически были подогнаны параметры физических посылок aurora под интерфейс Seriallite. То есть в соответствии со спецификацией seriallite поправлены модули авроры:

- standard_cc_module.vhd,

- gtx.vhd,

- sym_gen.vhd.

 

Сравните файлы архиве mSimple_optica_altera_xilinx.rar.

 

 

 

[mSimple 0]

Сравните файлы архиве mSimple_optica_altera_xilinx.rar.

 

Спасибо Вам огромное!

Очень полезная информация.