Fynjisx 0 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба Привет Всем! Возник такой вопрос: Есть Verilog исходник написанный в Quartus. При отладке этого исходника в ModelSim хотелось бы чтобы некоторые участки кода скрывались от ModelSim компилятора. Как это можно сделать. Вариант окружения вырезаемого кода директивами #ifdef, а затем впоследствии раскомментированием некоего идентификатора для отладки отключать или подключать окруженный код - это занудно... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба Приветствую! Привет Всем! Возник такой вопрос: Есть Verilog исходник написанный в Quartus. При отладке этого исходника в ModelSim хотелось бы чтобы некоторые участки кода скрывались от ModelSim компилятора. Как это можно сделать. Вариант окружения вырезаемого кода директивами #ifdef, а затем впоследствии раскомментированием некоего идентификатора для отладки отключать или подключать окруженный код - это занудно... :cranky: Конечно есть боле веселый способ - секретная директива #miracle ... #endmiracle Решение о необходимости компиляции части исходников между этими директивами ModelSim будет принимать угадывая Ваши желания в момент запуска компиляции. Да и результат этой компиляции тоже будет меняется в зависимости от Вашего настроения что позволит значительно ускорит отладку дизайна. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vadim 0 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба Есть ещё способ. Грамотно используя директиву компилиции // telepate mode_on ... // telepate mode_off можно добиться желаемого результата. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SFx 0 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба Мои телепаты говорят, что возможно топик стартеру помогут pragmas в свое время делал тестбенч на SV, когда один код работал только под Aldec, другая только под Mentor. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Fynjisx 0 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба Есть ещё способ. Грамотно используя директиву компилиции // telepate mode_on ... // telepate mode_off можно добиться желаемого результата. хорэ шутить парни. ) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
kreakozeablik 0 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба Привет Всем! Возник такой вопрос: Есть Verilog исходник написанный в Quartus. При отладке этого исходника в ModelSim хотелось бы чтобы некоторые участки кода скрывались от ModelSim компилятора. Как это можно сделать. Вариант окружения вырезаемого кода директивами #ifdef, а затем впоследствии раскомментированием некоего идентификатора для отладки отключать или подключать окруженный код - это занудно... `ifndef MODEL_TECH tram pam pam... `endif Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба При отладке этого исходника в ModelSim хотелось бы чтобы некоторые участки кода скрывались от ModelSim компилятора. Как это можно сделать. Я могу предложить if(Параметр == Задаваемое значение) generate И далее кусок кода. Ну и остается в верхнем проекте вручную переписать значение параметра Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 31 марта, 2014 Опубликовано 31 марта, 2014 · Жалоба Приветствую! Я могу предложить if(Параметр == Задаваемое значение) generate И далее кусок кода. Ну и остается в верхнем проекте вручную переписать значение параметра Все же такое решение менее универсально чем занудный #ifdef. Поскольку в этом случае даже если параметр не совпадает с требуем значением то код все равно компилируется, что может генерировать ошибки компиляции если этот код не поддерживается в этом симуляторе. Успехов! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vetal 0 1 апреля, 2014 Опубликовано 1 апреля, 2014 · Жалоба Есть подобный инструментарий в Quartus, правда работает наоборот // synthesis read_comments_as_HDL on // эту строку Quartus будет компилировать, а Modelsim примет за комментарий // synthesis read_comments_as_HDL off Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 1 апреля, 2014 Опубликовано 1 апреля, 2014 · Жалоба Вариант окружения вырезаемого кода директивами #ifdef, а затем впоследствии раскомментированием некоего идентификатора для отладки отключать или подключать окруженный код - это занудно... Зато, практически, безальтернативно. Специально для этого придуман макрос "MODEL_TECH" отрывок из user guide modelsim-а: ModelSim Verilog implicitly defines the following macro: `define MODEL_TECH Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться