[Shtirlits 0]

Менять можно, только это секретная информация, отдается atmel-ом под подписку о нераспространении. Не люблю я это дело, мне исходники публиковать нужно.

Пробовать не стал.

В том документе, который мне случайно перепал, про параметры pad-ов я ничего не нашел.

 

На возможность динамической реконфигурации я облизывался, правда как на способ обмена с AVR-кой. Жалко ячейки на мультиплексоры, а тут можно как бы через заднюю дверь зайти. Имея возможность менять функцию LUT4, получаешь как бы LUT6.

[pergunt 0]

USTAS

Извиняюсь за повтор вопроса к Вам по-поводу схем генераторов:

1. Возможно ли рассчитать частоту или придется мерить, что получается на других чипах?

2. Повторяемость частоты при прошивке схемы в другой чип (но с тем же номером)?

3. Запуск всегда происходит или возможны проблемы?

[USTAS 0]

1. Ориентировочный расчет частоты для приведенный выше схем покажу на

примере первой (где в качестве линии задержки используется UPAD).

Из Datasheet на Virtex (10.2002) для кристалла XCV50PQ240-4 видим

следующие времена:

O input to Pad (Tioop) = 3.5 ns - для буфера LVTTL, 12mA, Fast ;

Pad to I output, no delay (Tiopi) = 1.0 ns ;

Output Delay Adjustments (Tolvttl_f24) = -0.23 ns.

Получаем задержку на Tupad = (Tioop - Tolvttl_f24) + Tiopi = 4.27 ns .

Остается добавить задержку по цепи, соединяющей вход и выход IOB

(инвертер реализуется внутри IOB). В данной реализации она составила

0.877 ns (скорость Switch Boxes не приводится в Datasheet :( ).

Итого F = 1 / (4.27 + 0.877) = 194.28 MГц.

Такой же прогноз показывает Time Simulation. Если достать вход и выход

инвертера и подать стимул на выход, то задержка до входа составит 5.1 ns.

2. Частота будет зависить не только от чипа, но и от температуры. Приведенный

выше расчет - для макисальных задержек. Минимальные задержки можно

прогнозировать на уровне "соседнего" по скорости XCV50PQ240-5. Тогда

прогнозируемая частота составит около 209 МГц, т.е. примерно 8%.

3. Пока не замечал проблем.

[Gorby 6]

В принципе, похожие трюки можно делать, используя атрибуты для цепей (KEEP, S(ave)). Назначение атрибутов можнно посмотреть Libraries Guide.

Альтернативный способ - построить генератор на внутренней логике ПЛИС (используются только внутренние ресурсы). В зависимости от скорости кристалла частота такого генератора может быть порядка 100 - 200 МГц.

<{POST_SNAPBACK}>

 

Ага. И "плавать" в этих же пределах от температуры, напряжения питания и фазы Луны.

[DmitryR 0]

Послушайте, а почему не поставить дешевый резонатор? Это один трехвыводной корпус (резонатор + два согласованных кондюка), стоит он пять рублей в розницу. А внутри синтезите инвертор и все, дальше - внутренняя PLL и нужная частота на ее выходе. Если надо, чтобы стабильно запускалось при разбросе температур - еще один резистор 1М параллельно резонатору.

 

А вот тут http://www.xilinx.com/xlnx/xweb/xil_tx_dis..._ID=pa_six_easy есть схема, как получить надежную генерацию известной частоты на двух резисторах и одном кондюке - еще в пять раз дешевле, чем резонатор :).

[Serega Doc 0]

Почему все про Xilinx да про Xilinx для Altera это что не актуально.

 

У меня проект на MAX 3032. И как к нему подключить импульсы синхросиналов.

Я пробовал подключить кварц через инвертор. Но схема не за работала. Может что то не то?

Еще пробовал вот такой код

library IEEE;

use IEEE.STD_LOGIC_1164.all;

 

entity GEN is

port(

I1 : in STD_LOGIC;

RST : in STD_LOGIC;

OUT_CLK : out STD_LOGIC;

I2 : out STD_LOGIC

);

end GEN;

 

architecture GEN of GEN is

signal TMP : STD_LOGIC;

begin

process (I1, RST)

begin

if RST='0' then

TMP<='0';

elsif I1='1' and I1'event then

TMP<= not TMP;

end if;

 

end process;

 

I2<= TMP;

OUT_CLK<=not TMP;

 

end GEN;

 

На I1 и I2 подключен кварц с двумя емкостями.

И тоже не генерит .

 

Помогите кто может!!!

[v_mirgorodsky 0]

На www.xilinx.com есть раздел TechXclusives, там выступает дюже вумный дядька Peter Alfke. У него есть статья "Six Easy Pieces (Non-Synchronous Circuit Tricks)". Там описывается схема простого генератора на ПЛИС со стабильным запуском и без кварцевого резонатора.

[Serega Doc 0]

Я читал эту статью. Но приведенные генераторы не обеспечивают стабильность частоты. По моему в промышленное устройство уж лучше с кварцем

[v_mirgorodsky 0]

Сейчас нет времени проверять на практике, но в "Искусство схемотехники" есть схема типового генератора на кварце. Там кроме двух емкостей присутствуют еще два резистора. Эта схема проверена на практике, работает очень хорошо и стабильно. Теперь по Вашему описанию. Есть подозрение, что

 

elsif I1='1' and I1'event then

TMP<= not TMP;

end if;

 

этот фрагмент родит триггер, а не инвертор. В данном случае надо использовать простой комбинаторный процесс с I1 в списке чувствительности, а выключать генератор элементом ИЛИ.

 

По идее выглядит вот так:

 

process (I1, RST) begin

I2 <= NOT (I1 OR RST);

end process;

 

OUT_CLK <= NOT I2;

 

Попробуйте, скажите, если получилось. Смотреть генерацию надо на OUT_CLK, касание щупом осциллографа к I1 или I2 может срывать генерацию.

[leevv 0]

USTASU OT ALEKSA.

 

Vernee ot leevv. ;-0

 

 

Spasibo SvtSvt i USTAS za zamechatel'nujy ideju. Mne davno v Xilinx ne hvataet vozmognosti generit' avtonomnyi clk.

Interesno by poprobovat' s Virtex4, u kotorogo est' tochnaja i upravljaemaja liniya zadergki "SyncChip" v kazdom IOB. Da i vremena tam pobystree.

Skoro poluchu V4 eval board i objazatelno poprobuju.

Pravda ne znaju, vozmogen li dostup k "SyncChip" na UPAD. No v ljybom sluchae odin real'nyj no neispolzuemyj pin vsegda v designe najdetsja, chtoby sdalat' clk gen.

A voobshe eto horoshij material dlja appnote for Xilinx. Ne proboval li kto nibud' is vas svjazat'sja s Xilinx korifejami, s tem ge Peter Alfke, naprimer?