[Polaris 0]

Есть возможность выложить схему в части подключения NOR к контроллеру и окончательный вариант инициализации EMC?

Осциллограф никак не помог :( Частоты не те, 30 МГц - не тянет, ничего толком не видно.

 

Вот схема подключения:

 

Шину данных не стал приводить, там все один к одному.

Инициализация осталась такой же, как была в начальном посте, разве что сдвиг поставил в адрес для чтения Id.

[toweroff 0]

Откуда ж 30 МГц? :)

60 МГц/32 = 500нс ~~ 2MHz

посмотрите, /WR генерится нормально? Помнится, с 2478 были проблемы с ByteLane настройками. Но там генерился /WR или /BLSx, здесь, вроде как, /WR генерится всегда

по схемотехнике, вкупе с EMCSC все в порядке. Посмотрите еще EMCBC, поставьте в 0

Деда Мороза нет, где-то косяк. В железе, судя по всему, ошибок нет.

[Polaris 0]

Откуда ж 30 МГц? :)

60 МГц/32 = 500нс ~~ 2MHz

посмотрите, /WR генерится нормально? Помнится, с 2478 были проблемы с ByteLane настройками. Но там генерился /WR или /BLSx, здесь, вроде как, /WR генерится всегда

по схемотехнике, вкупе с EMCSC все в порядке. Посмотрите еще EMCBC, поставьте в 0

Деда Мороза нет, где-то косяк. В железе, судя по всему, ошибок нет.

30 МГц на нем указано, а минимальное разрешение - 0.5 мкс. И четкой картины нет, вроде бы OE есть в районе 500 нс, CE тоже есть, но там сложный сигнал, поймать четко не могу, а вот WE не вижу в упор. Хм...

[toweroff 0]

а вот WE не вижу в упор. Хм...

вооот. Очень похоже

Выставьте Byte lane в 1 (STATICCONFIG, бит PB)

[Polaris 0]

Откуда ж 30 МГц? :)

60 МГц/32 = 500нс ~~ 2MHz

посмотрите, /WR генерится нормально? Помнится, с 2478 были проблемы с ByteLane настройками. Но там генерился /WR или /BLSx, здесь, вроде как, /WR генерится всегда

по схемотехнике, вкупе с EMCSC все в порядке. Посмотрите еще EMCBC, поставьте в 0

Деда Мороза нет, где-то косяк. В железе, судя по всему, ошибок нет.

Рассмотрел лучше, CS четырежды опускается вниз, все правильно, прололжительность около 500 нс. OE опускается один раз - тоже все верно. WE никак не показывает активность.

 

вооот. Очень похоже

Выставьте Byte lane в 1 (STATICCONFIG, бит PB)

 

Я даже не знаю, что сказать... Заработало! Причем прочитал еще раз про Byte Lane еще раз - ну не очевидно же совершенно! Какое отношение он имеет к WE, если я не использую BLS?

 

Спасибо Вам огромное за решение и проявленное терпение!!!! Вы реально смогли по моим куцым фразам все это понять!!!

[toweroff 0]

Я даже не знаю, что сказать... Заработало! Причем прочитал еще раз про Byte Lane еще раз - ну не очевидно же совершенно! Какое отношение он имеет к WE, если я не использую BLS?

я тоже много шишек на лбу заработал, пока это все нашел. Похоже, NXP тянет EMC машину уже давно и добавляет новые грабли, не убирая старых :)

теперь остается правильно задать задержки для максимальной производительности

 

UPD

И еще момент. Выход RD/BSY - учтите, он Open Drain. Либо резистор к VCC, либо у пина pullup включите

[Polaris 0]

я тоже много шишек на лбу заработал, пока это все нашел. Похоже, NXP тянет EMC машину уже давно и добавляет новые грабли, не убирая старых :)

теперь остается правильно задать задержки для максимальной производительности

 

UPD

И еще момент. Выход RD/BSY - учтите, он Open Drain. Либо резистор к VCC, либо у пина pullup включите

Ну, задержки - это уже рабочий момент, справлюсь :) Но документация у них определенно странная, если не быть в курсе - по ней невозможно добиться результата, не потратив кучу времени на опыты. А еще и CMSIS тоже небезгрешен, вроде хочется все красиво сделать, но сразу не выходит :)

 

Спасибо за советы еще раз!!! :)