[Alecsej 0]

Оптимально сделать автомат с правильными временами перехода между состояниями. Или добавить гистерезис на компараторе, что потребует обвязки из резисторов.

[georgy31 0]

Какой бы гистерезис не был на компараторе, всё равно он вызывает дребезг, проверено, ставил резистор в обратной связи от нуля до бесконечности, да и у самого компа джиттер ещё тот, его одного хватает на охапку палок при включении и выключении, только аппартно видимо и можно побороться. С включением проблем особых не возникло, а вот с выключением есть провал между окончанием сигнала ОС и началом тактового импульса. Как с этим побороться?

 

Подскажите тёмному человеку, как убрать привязку к тактовому импульсу и синхронизировать с окончанием сигнала inOS?

 

module posle1os(clk,inOS,OS); 
   input clk;
   input inOS;
   output OS;
   reg [2:0] cnt;

   always @ (posedge clk )
       cnt <=inOS?3'b110:{1'b0,cnt[2:1]};
   assign OS=cnt[0];    
endmodule

 

Красным выделил провал, от которого хотелось бы избавиться, основной сигнал ОС(без дребезга) здесь не показан, а только дребезг при включении и выключении.

[ViKo 1]

Какой бы гистерезис не был на компараторе, всё равно он вызывает дребезг, проверено, ставил резистор в обратной связи от нуля до бесконечности

Неужели? А схемку покажите.

[Alecsej 0]

Красным выделил провал, от которого хотелось бы избавиться, основной сигнал ОС(без дребезга) здесь не показан, а только дребезг при включении и выключении.

Собственно и дребезга не заметно. Видно два сигнала с разной частотой.

[georgy31 0]

Так это ж примитивный МАХовский симулятор. В реальности дребезга хоть отбавляй.

[Alecsej 0]

Так это ж примитивный МАХовский симулятор. В реальности дребезга хоть отбавляй.

А мужики то не знают..

[klop 0]

А как там с метастабильностью в ентой схемате

[georgy31 0]

Нормально

[embddr 0]

У MaxII на входе есть триггер Шмитта. Не пробовал его включать?