[picodebug 0]

требуется сделать

специфический логический анализатор у которого много входов (80-90 штук) - на базе ПЛИС (Spartan-6)

Скорость опроса планируется сделать 500 МГц. Возник вопрос с входной часть - ставить быстрые компараторы, получается дорого, альтернатива - делитель на резисторах.

Посмотрел, что так многие делают, например, http://sigrok.org/wiki/Intronix_Logicport_LA1034 или http://sigrok.org/wiki/Hantek_4032L . Но, я не понимаю как сделать расчёт резисторов и какое напряжение подавать в качестве Vref, на какие стандарты ввода/вывода настроить ноги ПЛИС?

[=AK= 12]

как сделать расчёт резисторов

ТЗ должно задавать некое входное сопротивление, чтобы было не хуже, чем у конкурентов. Нароимер, 150к. Соответственно, ставите R2=150к.

 

После этого R4 расчитывается исходя из того, какой диапазон пороговых напряжений задан ТЗ, а также исходя из того, какие напряжения Vref выдает ЦАП (скажем, от 0 до 3.3В).

 

У FPGA есть входная емкость, а также есть емкости монтажа. С учетом их рисуете эквивалентную схему и расчитываете R1 и C1. Когда протестируете макет, то эти номиналы уточните.

 

R3 вообще говоря не нужен, но, возможно, с учетом емкостей монтажа как-то положительно влияет на АЧХ.

 

на какие стандарты ввода/вывода настроить ноги ПЛИС?

На стандарт, при котором вход наиболее похож на компаратор. Не работал с Зайлинксом, но у Алтеры в Циклоне-1 (на котором как раз и сделан Лоджик Порт), помнится, можно было настроить на не-помню-какой не-шибко-популярный стандарт для общения с памятью, когда порог срабатывания был около 1 В, причем этот порог можно было задавать подачей опорного напряжениия на пины.

[picodebug 0]

 

спасибо, обдумаю пока полученные данные :-)

[Kompot 0]

требуется сделать

специфический логический анализатор у которого много входов (80-90 штук) - на базе ПЛИС (Spartan-6)

Скорость опроса планируется сделать 500 МГц. Возник вопрос с входной часть - ставить быстрые компараторы, получается дорого, альтернатива - делитель на резисторах.

 

Задайтесь вопросом о реальной необходимости в таком монстре.

Есть БОЛЬШИЕ сомнения на этот счет.

Из своего личного опыта - ни разу за 15+ лет разработок не возникало необходимости или даже потребности в таком.

 

Каким образом собираетесь гонять Spartan-6 на 500 МГц вы уже придумали? Не расскажете?

[=AK= 12]

Каким образом собираетесь гонять Spartan-6 на 500 МГц вы уже придумали? Не расскажете?

 

Раз вы не знаете, то я расскажу. В FPGA это делается так: скромная входная частота умножается PLL до некой удобной величины, а сама PLL настраивается на многофазный режим работы с отводами. Например, если PLL обеспечивает 3 фазы, то для получения выборок 500 МГц можно разогнать входную частоту до 166.6(6) МГц. Три фазы по 166.6(6) МГц подаются на 3 устройства входного сэмлирования, которые работают по переднему фронту, это как раз и обеспечивает в сумме эквивалентную частоту выборки 500 МГц. Отсэмлированные сигналы затем переводятся во временное пространство одной из фаз и дальнейшая обработка ведется там.

 

Можно еще, например, понизить частоту вдвое и сделать 6 устройств сэмплирования: 3 по переднему фронту, 3 по заднему фронту.

[picodebug 0]

Задайтесь вопросом о реальной необходимости в таком монстре.

Необходимость есть

 

Есть БОЛЬШИЕ сомнения на этот счет.

например, два MICTOR-разъёма из ПЛИС уже дают больше 70 сигналов

ChipScope не везде может помочь, иногда не хватает ресурсов внутри,

плюс при сильной загрузке ПЛИСа начинает влиять на рабочую частоту проекта

 

Из своего личного опыта - ни разу за 15+ лет разработок не возникало необходимости или даже потребности в таком.

Часто не хватает специфических триггеров для захвата необходимого события, или условие запуска какое-то изощрённое...

 

Каким образом собираетесь гонять Spartan-6 на 500 МГц вы уже придумали? Не расскажете?

Входная частота 125 МГц(можно и меньше) умножаем на два. В ячейках ввода/вывода используем IFDDR триггера, тактируем их прямым 250МГц и инвертированным (или сдвинутыми по фазе 180). Пока предполагается 36(34?) линий задействовать, т.е. внутрь ПЛИСа завели 36х2=72 сигнала. Далее пишем их во внешние синхронные ОЗУ(2 штуки) на частоте 250.

Внутри также организуется логика триггеров захвата.

Пока предполагается делать так...

[Kompot 0]

Раз вы не знаете, то я расскажу.

Можно еще, например, понизить частоту вдвое и сделать 6 устройств сэмплирования: 3 по переднему фронту, 3 по заднему фронту.

 

Угу-угу. Плавали, знаем. А то, что ТС хочет иметь 80-90 таких входов, никак не повлияет?

 

 

Необходимость есть

 

например, два MICTOR-разъёма из ПЛИС уже дают больше 70 сигналов

ChipScope не везде может помочь, иногда не хватает ресурсов внутри,

плюс при сильной загрузке ПЛИСа начинает влиять на рабочую частоту проекта

 

Часто не хватает специфических триггеров для захвата необходимого события, или условие запуска какое-то изощрённое...

 

Пока предполагается делать так...

 

Я Вам тут намекаю, что даже если Ваша система имеет хоть двадцать два MICTOR-разъёма, отладка делается головой, а не логическим анализатором. Все логические последовательности и "хитрые условия триггеров" тестируются в Моделсиме. Приближение к реальному физическому сигналу делается с ИБИС моделями в Хайперлинкс. И лишь затем с помощью 2-4 канального хорошего осциллографа убеждаются, что в реальности не хуже, чем запроектировано. И тестируют при этом ОДИН сигнал из группы одинаковых.

 

Никогда не задумывались, почему не выпускают 70-канальных осциллографов?

[Myron 0]

... И тестируют при этом ОДИН сигнал из группы одинаковых.

Ну-ну. Что для Компота хорошо...

Никогда не задумывались, почему не выпускают 70-канальных осциллографов?

Широко известны 32-х канальные анализаторы.

[picodebug 0]

Я Вам тут намекаю, что даже если Ваша система имеет хоть двадцать два MICTOR-разъёма, отладка делается головой, а не логическим анализатором. Все логические последовательности и "хитрые условия триггеров" тестируются в Моделсиме. Приближение к реальному физическому сигналу делается с ИБИС моделями в Хайперлинкс. И лишь затем с помощью 2-4 канального хорошего осциллографа убеждаются, что в реальности не хуже, чем запроектировано. И тестируют при этом ОДИН сигнал из группы одинаковых.

что-то вы всё смешали в кучу... каким местом нужен анализатор при изготовлении платы??? Согласование элементов на плате - это одно, а проверка логики функционирования это другое. Иногда нет полных функциональных моделей элементов (или каналов связи) с которыми предстоит работать, тогда как быть???

 

Никогда не задумывались, почему не выпускают 70-канальных осциллографов?

 

Мне это не известно. Осциллографом смотрим целостность сигнала, причём тут логический анализатор???

 

У каждого инструмента своё назначение. Гвозди можно и зубами выдёргивать из доски, а можно и гвоздодёром.

[=AK= 12]

А то, что ТС хочет иметь 80-90 таких входов, никак не повлияет?

Нет, никак не повлияет. ЛоджикПорт на старом Циклоне-1 без проблем обеспечиват 500 мегасамплов на 32 каналах. Так что ТС легко сможет сделать на более современном Спартане-6 большее число каналов.

 

Никогда не задумывались, почему не выпускают 70-канальных осциллографов?

Потому что человек не успевает в реальном времени обрабатывать такое количество каналов. Зато выпускают самописцы и на 70 каналов, и более.