[КонстантинТ 0]

Информация по Pin Delay у Броадкома есть, во всех их референсах она имеется и мы всегда ее используем.

 

Чтобы немного прояснить вопрос с кросстолками - это не та проблема, с которой реально нужно бороться в пределах одного

синхронного интерфейса. У меня в работе сейчас вот эта плата:

 

 

DDR3-1333 она работает. Чтобы было смешнее - дизайн 2-слойный.

А в каких файлах вы находите инофрмацию по Pin Delay? Все что у меня есть - IBIS модели, которые пришлось править, чтобы заработали в hyperlynx (7584).

 

По вашему дизайну - чур меня, я видел упоминание этих чипов. На что только люди не идут. чтобы не плaтить за 4 слойные платы.

[Uree 1]

Бизнес штука жестокая... хочешь выживать - научись экономить. На сериях в десятках-сотнях тысяч штук экономия между 2 и 4 слоями капает хорошим бонусом. А при наличии несчитаных денег конечно, чеж не делать многослойки даже там, где без этого можно обойтись...

 

Инфо с Pin Delay содержится в самом дизайне платы. Если у Вас есть референс от Броадкома(почти наверняка в Аллегро) смотрите тут:

 

[КонстантинТ 0]

Бизнес штука жестокая... хочешь выживать - научись экономить. На сериях в десятках-сотнях тысяч штук экономия между 2 и 4 слоями капает хорошим бонусом. А при наличии несчитаных денег конечно, чеж не делать многослойки даже там, где без этого можно обойтись...

 

Инфо с Pin Delay содержится в самом дизайне платы. Если у Вас есть референс от Броадкома(почти наверняка в Аллегро) смотрите тут:

 

Ага нашел. В Hyperlynx в файл надо в ps подставлять или в милсах?и У меня задержки в милсах (200 -400), как пересчитать в ps?

 

[Uree 1]

1mils ~ 0.18ps

1mm ~ 7ps

[КонстантинТ 0]

1mils ~ 0.18ps

1mm ~ 7ps

Как вы их вводите в Hyperlynx? И почему не на все линии есть задержки?

[Uree 1]

Во-первых я их не ввожу в Гиперлинкс, а задаю в самом дизайне, дабы выранивать трассы уже с учетом Pin Delay.

Во-вторых Pin Delay обычно приводится только для пинов/сигналов, где разброс длин может реально иметь какое-то влияние. Т.е. давать длину пина сигнала типа I2C нет смысла в принципе, потому как при тех скоростях там плюс-минус полгектара можно его выравнивать, а точнее никакого выравнивания не нужно. Поэтому и данные есть не для всех пинов.

[Restinstage 1]

Во-первых я их не ввожу в Гиперлинкс, а задаю в самом дизайне, дабы выранивать трассы уже с учетом Pin Delay.

 

А где они задаются в CES DxDesigner?

[skripach 5]

Информация по Pin Delay у Броадкома есть, во всех их референсах она имеется и мы всегда ее используем.

 

Чтобы немного прояснить вопрос с кросстолками - это не та проблема, с которой реально нужно бороться в пределах одного

синхронного интерфейса. У меня в работе сейчас вот эта плата:

 

 

DDR3-1333 она работает. Чтобы было смешнее - дизайн 2-слойный.

Очень интересно.

Я правильно понял что задержки от разности длин компенсируются программно внутри чипа?

А почему сигналы сгруппированы по два, этоже не диф линии?

[КонстантинТ 0]

Во-первых я их не ввожу в Гиперлинкс, а задаю в самом дизайне, дабы выранивать трассы уже с учетом Pin Delay.

Во-вторых Pin Delay обычно приводится только для пинов/сигналов, где разброс длин может реально иметь какое-то влияние. Т.е. давать длину пина сигнала типа I2C нет смысла в принципе, потому как при тех скоростях там плюс-минус полгектара можно его выравнивать, а точнее никакого выравнивания не нужно. Поэтому и данные есть не для всех пинов.

Хорошо, смотрю у вас на картинке, там для некоторых адресных линий эти значения не указаны. У меня тоже для некторых линий данных они не указаны. И что, для неуказанных линий их не учитывать, там же разницы до 10 мм.

 

По CES - можно попытаться через формулу, но мне проще в процессе выравнивания учитывать, все равно вручную тяну. Tune очень коряво ровняет, когда мало места.

 

Очень интересно.

Я правильно понял что задержки от разности длин компенсируются программно внутри чипа?

А почему сигналы сгруппированы по два, этоже не диф линии?

Похоже они таким образом добавляют экранируют. Но зачем там резисторы стоят на дифлинии. A shmoo да достаточно серъезно может компенсировать.

[skripach 5]

Но зачем там резисторы стоят на дифлинии.

Откуда столько диф линий в памяти? или я на столько отстал от жизни и в DDR3 данные по диф линиям гоняют?

[Uree 1]

По какой картинке? Какие адреса? На картинке первый попавшийся дизайн с прописанными Pin Delay(в данном случае Кинтекс-7). К каким именно сигналам эти длины относятся я понятия не имею:) Ну, в данный момент конечно... когда с ним работал, то ясное дело все помнил.

Не знаю как там в экспедишн с его CES, но Аллегро, в котором я работаю, включает Pin Delay в общею длину цепи автоматом после установки соответствующей птицы в сэтапе. И никаких формул...

 

Off Из формул могу только один интересный момент вспомнить - надо было выравнивать цепи идущие с одной платы на другую. Вот там была формула, вытягивающая данные из одного проекта и вкладывающая их как доп. длину в другой. Но это один раз было, больше формул не пользовал, Constraint Manager + Signal Explorer позволяет все нужное задать и без них.

 

ЗЫ При чем тут диффпары? Нет их там, кроме клока и стробов. Я же написал - плата 2-слойная, опорной земли ПОД трассой нет. Вместо нее выступает опорой земля СБОКУ трассы. Дабы не занимать много места трассы сгруппированы попарно и между ними залита земля с прошивкой на боттом. За счет зазора трасса-плэйн сбоку обеспечивается импеданс в районе 50 Ом.

[skripach 5]

ЗЫ При чем тут диффпары? Нет их там, кроме клока и стробов. Я же написал - плата 2-слойная, опорной земли ПОД трассой нет. Вместо нее выступает опорой земля СБОКУ трассы. Дабы не занимать много места трассы сгруппированы попарно и между ними залита земля с прошивкой на боттом. За счет зазора трасса-плэйн сбоку обеспечивается импеданс в районе 50 Ом.

Спасибо, тут понятно. А что с задержками из-за не выровненных трасс?

 

[КонстантинТ 0]

По какой картинке? Какие адреса? На картинке первый попавшийся дизайн с прописанными Pin Delay(в данном случае Кинтекс-7). К каким именно сигналам эти длины относятся я понятия не имею:) Ну, в данный момент конечно... когда с ним работал, то ясное дело все помнил.

Не знаю как там в экспедишн с его CES, но Аллегро, в котором я работаю, включает Pin Delay в общею длину цепи автоматом после установки соответствующей птицы в сэтапе. И никаких формул...

 

Off Из формул могу только один интересный момент вспомнить - надо было выравнивать цепи идущие с одной платы на другую. Вот там была формула, вытягивающая данные из одного проекта и вкладывающая их как доп. длину в другой. Но это один раз было, больше формул не пользовал, Constraint Manager + Signal Explorer позволяет все нужное задать и без них.

 

ЗЫ При чем тут диффпары? Нет их там, кроме клока и стробов. Я же написал - плата 2-слойная, опорной земли ПОД трассой нет. Вместо нее выступает опорой земля СБОКУ трассы. Дабы не занимать много места трассы сгруппированы попарно и между ними залита земля с прошивкой на боттом. За счет зазора трасса-плэйн сбоку обеспечивается импеданс в районе 50 Ом.

По пунктам, на приведенной вами картинке задержки прописаны не для всех линий. В констрейнах у моих рефов задержки прописаны тоже не для всех пинов. Так понятно, или просто тупо доверять рефам, там набеги в 10 мм.

И второе, учли мы эти Pin Delay при выравнивании, как объяснить Hyperlynx, что их надо учитывать при моделировании, физические длины трасс будут разными.

[Uree 1]

Спасибо, тут понятно. А что с задержками из-за не выровненных трасс?

 

А не знаю, как программисты это побороли, но плата работает...

 

По пунктам, на приведенной вами картинке задержки прописаны не для всех линий. В констрейнах у моих рефов задержки прописаны тоже не для всех пинов. Так понятно, или просто тупо доверять рефам, там набеги в 10 мм.

 

В моем проекте прописаны для всех пинов, участвующих в группах выравнивания:

 

 

Если там какие-то пины из первого скрина питания или JTAG или что-то еще - то зачем для них нужны эти длины?

 

И второе. учлми мы эти Pin Delay, как объяснить Hyperlynx, что их надо учитывать.

 

Понятия не имею. Можно попробовать втянуть *.brd файл с заданными Pin Delay в HyperLynx и посмотреть, что он скажет и какие настройки моделирования в нем изменятся. Я такого не делал. Моделил только предварительно, чтобы понять какие констрейны задавать. Пост-моделированием не занимался, имхо - смысла не особо.

[fill 2]

А где они задаются в CES DxDesigner?

 

Колонки Pin Package Length и Pin Package Delay в закладке Parts