[yes 5]

если для Iglo вариантов нет, то для ProASIC-ов, имхо, лучше использовать 9.5

 

вопрос возник в этой теме

http://electronix.ru/forum/index.php?showt...=110508&hl=

 

-----------

 

что могу сказать - у меня было две конфигурации процессора, одна успевала в констрейны, другая нет

вобщем так и осталось

время рантайма не изменилось

 

есть еще вариант, который успевает при условии итеративного P&R с макс. опциями - там рантайм больше суток, я пока не запускал

 

на другом проекте (достаточно большой ~60% 3000 PA3) проверил качество симплифая (урезаного, который в пакете) - хуже вроде не стало, но и лучше не стало, результаты P&R после синтеза не отличаются

у симплифая на этом проекте аномально большой рантайм - не изменилось

 

-----------

 

интерфейс стал тупее, при инсталяции ставится куча предкомпиленных библиотек моделсима - нафига это качать и ждать (у меня ставилось почти час)

зато иконка дизайнера (имхо, единственный необходимый тул в пакете) не ставится, нужно самому ставить или вызывать из либеры

 

из мелкого - у меня в физических констрейнах указано больше ножек, чем в HDL, я такой файл генерю для платы, а HDL проект использует часть ножек - как либере указать, что это не ошибка, и не нужно останавливаться на этом - не нашел

 

 

 

[Maverick_ 15]

если для Iglo вариантов нет, то для ProASIC-ов, имхо, лучше использовать 9.5

 

вопрос возник в этой теме

http://electronix.ru/forum/index.php?showt...=110508&hl=

 

-----------

 

что могу сказать - у меня было две конфигурации процессора, одна успевала в констрейны, другая нет

вобщем так и осталось

время рантайма не изменилось

 

есть еще вариант, который успевает при условии итеративного P&R с макс. опциями - там рантайм больше суток, я пока не запускал

 

на другом проекте (достаточно большой ~60% 3000 PA3) проверил качество симплифая (урезаного, который в пакете) - хуже вроде не стало, но и лучше не стало, результаты P&R после синтеза не отличаются

у симплифая на этом проекте аномально большой рантайм - не изменилось

 

-----------

 

интерфейс стал тупее, при инсталяции ставится куча предкомпиленных библиотек моделсима - нафига это качать и ждать (у меня ставилось почти час)

зато иконка дизайнера (имхо, единственный необходимый тул в пакете) не ставится, нужно самому ставить или вызывать из либеры

 

из мелкого - у меня в физических констрейнах указано больше ножек, чем в HDL, я такой файл генерю для платы, а HDL проект использует часть ножек - как либере указать, что это не ошибка, и не нужно останавливаться на этом - не нашел

я с этим либеро тоже намучился хорошо... (только версии были более ранние до 9.0)

Тоже матюкался и плевался когда с ним работал...

[skv 0]

если для Iglo вариантов нет, то для ProASIC-ов, имхо, лучше использовать 9.5

 

вопрос возник в этой теме

http://electronix.ru/forum/index.php?showt...=110508&hl=

 

-----------

 

что могу сказать - у меня было две конфигурации процессора, одна успевала в констрейны, другая нет

вобщем так и осталось

время рантайма не изменилось

 

есть еще вариант, который успевает при условии итеративного P&R с макс. опциями - там рантайм больше суток, я пока не запускал

 

на другом проекте (достаточно большой ~60% 3000 PA3) проверил качество симплифая (урезаного, который в пакете) - хуже вроде не стало, но и лучше не стало, результаты P&R после синтеза не отличаются

у симплифая на этом проекте аномально большой рантайм - не изменилось

 

-----------

 

интерфейс стал тупее, при инсталяции ставится куча предкомпиленных библиотек моделсима - нафига это качать и ждать (у меня ставилось почти час)

зато иконка дизайнера (имхо, единственный необходимый тул в пакете) не ставится, нужно самому ставить или вызывать из либеры

 

из мелкого - у меня в физических констрейнах указано больше ножек, чем в HDL, я такой файл генерю для платы, а HDL проект использует часть ножек - как либере указать, что это не ошибка, и не нужно останавливаться на этом - не нашел

 

Категорически не согласен. В 10-ке интерфейс стал лучше, значительно улучшился графический редактор, столо возможным рисовать в гафике тестбенчи.

Прекомпилированные библиотеки нужны для симуляции синтезированных моделей.

Синтезатор стал лучше. Схема более корректно синтезируется и увеличилось результирующее быстродействие.

 

Что в этом посте, что в указанном по ссылке я не увидел конкретики. Одни общие слова, что все плохо. Никакой конкретики. И в указаном посту на мои вопросы, что конкретно происходит, как сделан междоменный переход и т.д. я так и не получил ответа. Все что я увидел - это неумение пользоваться инструментом и не желание разбираться. Одно нытье.

Что касается скорости трассировки, то даже самый тяжелый из моих проектов, под A3PE3000 с загрузкой почти 100% (симплифай дает 101% использования) на ноутбуке Core i5 и 4Гб мозгов больше 40минут не трассируется.

 

Что значит "при условии итеративного P&R с макс. опциями"? Нет такого понятия у Designer "максимальных опций"!!!! Эта фраза говорит лишь о не понимании как работать с софтом. Я так понимаю, что просто загнали трассировщик большим количетвом бессмысленных и противоречивых констрейнов, вот он и тормозит, пытаясь понять, что от него хотят.

 

Если хочешь, чтобы помогли, то напиши конкретно, что как делал, что получил и в чем проблема.

Но по-моему, этот пост исключительно чтобы поныть и поругать Либеро.

 

А если совсем беда, то позвоните в Питерское представительство Microsemi SoC (так теперь называается Актел) в техподдержку. Там грамотные инженеры. Помогут. Если надо могут приехать и помочь на месте совершенно бесплатно.

 

я с этим либеро тоже намучился хорошо... (только версии были более ранние до 9.0)

Тоже матюкался и плевался когда с ним работал...

 

Ничего удивительного. Только начиная с версии 9.1 он стал человечиским.

Изменено 23 марта, 2013 пользователем skv

[yes 5]

Категорически не согласен. В 10-ке интерфейс стал лучше, значительно улучшился графический редактор, столо возможным рисовать в гафике тестбенчи.

 

ну что я школьник штоли в графике тестбенчи рисовать :) для меня это не плюс, ну и я вряд ли когда нибудь увижу, как это работает :)

 

Прекомпилированные библиотеки нужны для симуляции синтезированных моделей.

 

компилировать библиотеки умеет симулятор. и если я использую ту же квесту (а вообще-то я использую ncsim) эти библиотеки даром не нужны, достаточно исходников

 

Синтезатор стал лучше. Схема более корректно синтезируется и увеличилось результирующее быстродействие.

 

не стал.

вернее вопрос не совсем в этом - урезаный симплифай не хуже не урезаного (это какбы плюс пакета),

но и разницы со старыми версиями на моих проектах нет

 

Что в этом посте, что в указанном по ссылке я не увидел конкретики. Одни общие слова, что все плохо. Никакой конкретики. И в указаном посту на мои вопросы, что конкретно происходит, как сделан междоменный переход и т.д. я так и не получил ответа. Все что я увидел - это неумение пользоваться инструментом и не желание разбираться. Одно нытье.

 

какой междоменный переход между синхронными доменами - понимаете хоть о чем речь?

 

а инструмент да, убогий, нужно было специально сказать, что требуется анализировать несколько тактовых сигналов, что, по-моему, должно не требовать указаний, а выполнятся по умолчанию

 

Что касается скорости трассировки, то даже самый тяжелый из моих проектов, под A3PE3000 с загрузкой почти 100% (симплифай дает 101% использования) на ноутбуке Core i5 и 4Гб мозгов больше 40минут не трассируется.

 

ну так проекты разные, если интересно поразбираться - можно взять у Гейслера проект http://www.gaisler.com/index.php/downloads/leongrlib

и синтезировать с 16к кэшем 4х4 и DSU

 

Что значит "при условии итеративного P&R с макс. опциями"?

Нет такого понятия у Designer "максимальных опций"!!!! Эта фраза говорит лишь о не понимании как работать с софтом. Я так понимаю, что просто загнали трассировщик большим количетвом бессмысленных и противоречивых констрейнов, вот он и тормозит, пытаясь понять, что от него хотят.

 

эти опции называются advanced, я не раз сталкивался, что на профессиональном жаргоне их называют максимальными

а "итеративный" это аналог design space explorer-a и в дизайнере называется

Use Multiple Passes

что означает совершить несколько итераций для удовлетворения констрейнов, поэтому и "итеративный"

 

ну а констрейн для процессора один create_clock :), остальное можно расслабить, так как не важно, да и асинхронные интерфейсы.

 

в случае моего LEON3 для PA3E3000 STD это 26 МГц

 

Если хочешь, чтобы помогли, то напиши конкретно, что как делал, что получил и в чем проблема.

Но по-моему, этот пост исключительно чтобы поныть и поругать Либеро.

 

в заголовке я об этом и написал

 

а конкретный вопрос - например - как использовать в либеро pdc с ножками, которых нет в RTL?

 

А если совсем беда, то позвоните в Питерское представительство Microsemi SoC (так теперь называается Актел) в техподдержку. Там грамотные инженеры. Помогут. Если надо могут приехать и помочь на месте совершенно бесплатно.

 

не поверите, как часто мне приходится иметь дело с FAE-ями, как отечественными, так и заграничными, и, простите, в случае хоть чуть чуть отличающемся от тривиального это, как правило, бесполезная трата времени.

да, в той теме, у меня был тривиальный случай

 

а перебрать варианты установки трех галок в опциях P&R, и понять их влияние на QoR вобщем-то не так и сложно

 

 

 

[yes 5]

---------------

 

была еще тема, где симплифай делала 3 уровня логики, при том, что можно 2

 

http://electronix.ru/forum/index.php?showt...=110919&hl=

 

в 2012.03 (из Либеро) то же самое. и, кстати, есть симплифай 2012.09sp1, то есть если верить, что новые версии лучше, то лучше брать 2012.09

 

это проще проверить: все-таки LEON3 собрать, сразу не просто, хотя Гейслер и дает кучу примеров для проазиков (но там у него без DSU и кэш меньше и для более быстрого грейда и меньшего кристалла он разводит на 35МГц)

 

вот проект с xor-ами

 

module test_xor(
input logic [8:0] in,
output logic out,
input logic clk
);

reg [8:0] in_d;
always @(posedge clk) begin
out<=^in_d;
in_d<=in;
end

endmodule

 

констрейн для того чтоб не успевало в 3 левела

на

Device: Actel - ProASIC3L : A3P250L : -1

 

define_clock   {clk} -name {clk}  -period 4 -clockgroup default_clkgroup_0

 

 

 

 

[skv 0]

ну что я школьник штоли в графике тестбенчи рисовать :) для меня это не плюс, ну и я вряд ли когда нибудь увижу, как это работает :)

 

Видимо школьник. Похоже, что никогда не делали сложных тесбенчей. Их удобнее рисовать в графике. А чем по-вашему тестбенч отличается от обычного дизайна? Да ничем!

Это тот же дизай, только более верхнего уровня и можно использовать несинтезируемые конструкции для тестов.

 

компилировать библиотеки умеет симулятор. и если я использую ту же квесту (а вообще-то я использую ncsim) эти библиотеки даром не нужны, достаточно исходников

 

Может. Только всер авно надо иметь библиотеки примитивов. В данном случае используются библитеки прекомпилированные. Это сделано еще и в качестве защиты. Можно работать только с ПЛИС Актел.

не стал.

вернее вопрос не совсем в этом - урезаный симплифай не хуже не урезаного (это какбы плюс пакета),

но и разницы со старыми версиями на моих проектах нет

 

Симплифай в Либеро SinplifyPro - полная версия.НЕ УРЕЗАННЫЙ!

 

какой междоменный переход между синхронными доменами - понимаете хоть о чем речь?

 

Я то как раз очень хорошо понимаю о чем говорю. Трассировщику без разницы на сколько поделена частота в доменах - на четное или не четное число. Более того я отлично знаю какие есть "подводные камни" у кратных доменов. Там тоже не все так просто. Я это уже проходил, когда еще только начинал заиматься дизайном и считал, что если частоты кратные, то проблем нет.

 

а инструмент да, убогий, нужно было специально сказать, что требуется анализировать несколько тактовых сигналов, что, по-моему, должно не требовать указаний, а выполнятся по умолчанию

 

Я работаю и с Altera и с Xilinx и с Actel и могу утверждать, что трассировщик у Актел самый лучший. Попробуте заставить трассировщик Altera развести схему по-другому, если эта трассировка не успешна! Замучаетесь. А попробуйте заполнить развести Altera или Xilinx если после схема занимает 105% ресурсов.

Я с ПЛИС Altera работаю уже почи 20 лет. Там свои замороки и с ПЛИС и с Софтом.

С Актел надо чуть больше думать и четко понимать что и зачем делашь. Возможно для некоторых это слишком сложно.

 

ну так проекты разные, если интересно поразбираться - можно взять у Гейслера проект http://www.gaisler.com/index.php/downloads/leongrlib

и синтезировать с 16к кэшем 4х4 и DSU

 

Я делал прокты с Leon3и под ProASIC3 и под радстойкие RTAX. И что. И под другие процессоры, такие как х86. И все работало.

У меня в проектах было до 8 тактовых доменов и никаких проблем.

 

 

эти опции называются advanced, я не раз сталкивался, что на профессиональном жаргоне их называют максимальными

а "итеративный" это аналог design space explorer-a и в дизайнере называется

Use Multiple Passes

что означает совершить несколько итераций для удовлетворения констрейнов, поэтому и "итеративный"

 

advanced - это дополнительные настройки. И пользоваться ими надо разумно. Это не значит, что если выставить все галочки по-максимум, то будет счастье.

Например, Multiple Passes означает, что он будет делать несколько трассировок с нуля, каждый вариант будет соранен в отдельный каталог, а не многопроходовую трассировку в пределах одной трассировки. Можно указать, чтобы учитывались результаты предыдущих трассировок.

Это используется обычно когда степень заполнения ПЛИС под 100% или по частоте трассировка проходит на грани и далеко не каждая трассировка заканчивается успешно.

Тогда включаем Use Multiple Passes, запускаем трассировку на ночь, идем спать, а утром приходим и выбираем, если есть, ту трассировку, которая завершилась успешно.

 

А в обычном режиме без опции Use Multiple Passes трассировщик делает не одну, а много итераций. Только возвращается не к началу, а делает откаты по мере необходимости. Этого просто в логах не видно. В старых версиях Designer этот процесс отражался в логах и можно видеть процесс трассировки.

 

ну а констрейн для процессора один create_clock :), остальное можно расслабить, так как не важно, да и асинхронные интерфейсы.

в случае моего LEON3 для PA3E3000 STD это 26 МГц

 

Вообще-то констрейнов для Leon3 несколько побольше.

Частота - это обязательный параметр для нормальной работы трассировщика. Причем выставлять надо реальную частоту.

 

 

 

в заголовке я об этом и написал

а конкретный вопрос - например - как использовать в либеро pdc с ножками, которых нет в RTL?

 

Их нужно закоментировать в PDC файле.

 

 

 

не поверите, как часто мне приходится иметь дело с FAE-ями, как отечественными, так и заграничными, и, простите, в случае хоть чуть чуть отличающемся от тривиального это, как правило, бесполезная трата времени.

да, в той теме, у меня был тривиальный случай

 

Боюсь, что общались не с теми FAE. Хотя, в данном случае, пожалуй соглашусь в том плане, что в большинстве случаев, FAE это лишь менеджеры, почтовые ящики для переправки вопросов на запад в головные компании. Лично я знаю только пару-тройку компаний, где FAE грамотные технари. В Актел FAE, как раз, сами опытные ПЛИСоводы. Это политика компании. Вот только сложно дать конкретный ответ на вопрос "Народ, сделал проект, а он не работает. Что делать?" Точнее ответ будет соответствующий. В мою бытность FAE мне не раз приходилось "выбивать" из людей что они сделали и же конкретно происходит, что бы разобраться в проблеме и помочь.

 

а перебрать варианты установки трех галок в опциях P&R, и понять их влияние на QoR вобщем-то не так и сложно

 

Это точно, вот только Вы уверены, что проблема в трассировке? может надо вернуться и посмотреть что после синтеза, а может и RTL?

Изменено 26 марта, 2013 пользователем skv

[yes 5]

Видимо школьник. Похоже, что никогда не делали сложных тесбенчей. Их удобнее рисовать в графике. А чем по-вашему тестбенч отличается от обычного дизайна? Да ничем!

Это тот же дизай, только более верхнего уровня и можно использовать несинтезируемые конструкции для тестов.

 

ну вообще-то у меня один из проф. навыков - верификация АЗИК-ов, имею так сказать, несколько саксесфул тейпаутов.

то есть позволю себе предполагать, что в тестбенчах я что-то понимаю :)

 

VMM знаю, OVM знаю, UVM знаю, чито за графика ? не знаю :)

 

Симплифай в Либеро SinplifyPro - полная версия.НЕ УРЕЗАННЫЙ!

 

ну скомпилите для ксайлинса в ней что-нибудь

 

это вендорская версия. даже синопсиские буржуи, которые следят за словами, называют это limited functionality

 

Я то как раз очень хорошо понимаю о чем говорю. Трассировщику без разницы на сколько поделена частота в доменах - на четное или не четное число. Более того я отлично знаю какие есть "подводные камни" у кратных доменов. Там тоже не все так просто. Я это уже проходил, когда еще только начинал заиматься дизайном и считал, что если частоты кратные, то проблем нет.

 

ну объясните тогда по какому фронту должен быть hold и по какому setup, если я не использовал set_multicycle_path

 

и какие там могут быть хитрости ?

что-то никогда проблем не было, поделитесь опытом

 

в синхронном дизайне, который, по-моему, обсуждается, разницы между 1, 2 или 1024 тактами не существует, если с некой неопределенностью skew известны фронты тактов

 

Я работаю и с Altera и с Xilinx и с Actel и могу утверждать, что трассировщик у Актел самый лучший. Попробуте заставить трассировщик

 

я не согласен, и не я один такой

 

http://electronix.ru/forum/index.php?showtopic=111444

 

скажем так, что по логической емкости PA3E3000 самый большой актеловский кристалл, равен среднему в дешевых сериях альтеры/ксайлинса, то есть циклонам и спартанам (в 100-ый циклон2 входит то, что в два pa3e3000 не лезет)

а по скорости в 3-5 раз медленее

то есть объем работы трассировщика там значительно меньше

 

сравните тогда уже с разводчиком ксайлинских CPLD-шек

 

С Актел надо чуть больше думать и четко понимать что и зачем делашь. Возможно для некоторых это слишком сложно.

 

Я делал прокты с Leon3и под ProASIC3 и под радстойкие RTAX. И что. И под другие процессоры, такие как х86. И все работало.

У меня в проектах было до 8 тактовых доменов и никаких проблем.

 

с такими достижениями можно только поздравить :)

 

 

advanced - это дополнительные настройки. И пользоваться ими надо разумно. Это не значит, что если выставить все галочки по-максимум, то будет счастье.

Например, Multiple Passes означает, что он будет делать несколько трассировок с нуля, каждый вариант будет соранен в отдельный каталог, а не многопроходовую трассировку в пределах одной трассировки. Можно указать, чтобы учитывались результаты предыдущих трассировок.

Это используется обычно когда степень заполнения ПЛИС под 100% или по частоте трассировка проходит на грани и далеко не каждая трассировка заканчивается успешно.

Тогда включаем Use Multiple Passes, запускаем трассировку на ночь, идем спать, а утром приходим и выбираем, если есть, ту трассировку, которая завершилась успешно.

 

А в обычном режиме без опции Use Multiple Passes трассировщик делает не одну, а много итераций. Только возвращается не к началу, а делает откаты по мере необходимости. Этого просто в логах не видно. В старых версиях Designer этот процесс отражался в логах и можно видеть процесс трассировки.

 

да Вам надо самому писать трассировщики :)

 

а по поводу качества трассировщика актела говорит большой разброс в Use Multiple Passes - разница слаков бывает в 5-7ns

(там можно сохранять неудачные попытки)

 

почему это плохо - нужно объяснять? и почему-то у альтеры так не бывает

 

Вообще-то констрейнов для Leon3 несколько побольше.

 

ну и какие еще, если нет синхронных интерфейсов?

 

нет, ест-но, можно наставить - я вот сдал проект где два SMP ядра LEON4, 128bit AHB, L2CACHE, этих AHB 5 штук с разными частотами, еще отдельный вычислитель со своей PLL и сеткой частот, из-за энергопотребления доменов около 500 шт и т.д.

там констрейнов ес-сно побольше, (ну, типа, мне тоже есть чем хвастаться :))

 

но в случае, когда мы хотим посмотреть тактовую ядра с кэшем и отладочным синхронным модулем, какие еще?

 

Частота - это обязательный параметр для нормальной работы трассировщика. Причем выставлять надо реальную частоту.

 

попробуйте выставить нереальную - обычно это увеличивает качество результатов - тот же температурный диапазон, или накопленую дозу для RTPA

 

Их нужно закоментировать в PDC файле.

 

это понятно, но те же ксайлинсы, латисы, альтеры позволяют такие констрейны использовать (превращают ерор в варнинг)

не странно ли, что все идут не в ногу, один актел в ногу?

 

Это точно, вот только Вы уверены, что проблема в трассировке? может надо вернуться и посмотреть что после синтеза, а может и RTL?

да проблему я решил, собственно поэтому и есть свободное время для флейма

но осадочек остался :)

 

 

[skv 0]

ну вообще-то у меня один из проф. навыков - верификация АЗИК-ов, имею так сказать, несколько саксесфул тейпаутов.

то есть позволю себе предполагать, что в тестбенчах я что-то понимаю :)

 

VMM знаю, OVM знаю, UVM знаю, чито за графика ? не знаю :)

 

Тогда мне все понятно. ASIC-дизанер и Unix-оид. "Графика - отстой!" Я с такими работаю. Сам делаю дизайны для ASIC.

Мы (я и еще пару моих приятелей изначально FPGA дизайнеры, работающие в основном в Windows) частень спорим по эти темы ... обычно за кружкой пива.

Пока побеждает пиво...

 

ну скомпилите для ксайлинса в ней что-нибудь

это вендорская версия. даже синопсиские буржуи, которые следят за словами, называют это limited functionality

 

Не надо путать урезанную функциональность,как наприммер Synplify (урезанный) и Synplify Pro(полный), с лицензированием под вендора.

 

ну объясните тогда по какому фронту должен быть hold и по какому setup, если я не использовал set_multicycle_path

 

и какие там могут быть хитрости ?

что-то никогда проблем не было, поделитесь опытом

 

в синхронном дизайне, который, по-моему, обсуждается, разницы между 1, 2 или 1024 тактами не существует, если с некой неопределенностью skew известны фронты тактов

 

Если не понимаете в чем разница межу тактовыми доменами и мультитактовыми цепями в одном домене... что я еще могу сказать?

Это тогда надо отдельную тему открывать.

 

я не согласен, и не я один такой

 

http://electronix.ru/forum/index.php?showtopic=111444

 

скажем так, что по логической емкости PA3E3000 самый большой актеловский кристалл, равен среднему в дешевых сериях альтеры/ксайлинса, то есть циклонам и спартанам (в 100-ый циклон2 входит то, что в два pa3e3000 не лезет)

а по скорости в 3-5 раз медленее

то есть объем работы трассировщика там значительно меньше

 

сравните тогда уже с разводчиком ксайлинских CPLD-шек

 

Ну да, еще пару человек. Я знаю этих "товарищей". Давно с ними общаюсь

Что касается емкости, то все правильно. PA3E3000 это приблизительно EP2C35. Сравнивать надо корректно.

Да старые семейства ПЛИС Актел небольшого объема. По скорости - не согласен. Медленнее раза в полтора.

Вот только попробуйте заполнить Альтеру хотя бы процентов на 80 без потери быстродействия?

 

У Актел своя ниша и он не гонится за Альтерой или Ксайлинксом. Да, быстродействие не самое большое. Но, к стати, по сравнению с Ксайлинксовыми CPLD они быстрее и значительно больше по объему.

У Актел свои преимущества - Flash технология, нет загрузки при включении питания,прошивка не сбросится, не греются, надежны, есть защита от копирования. Для различных контроллеров - самое то. Особенно для тяжелых условий эксплуатации или когда боитесь, что прошивку сопрут. И для подобных систем во многих случаев частота работы не превышает 100МГц

Просто сравнивать надо коррктно. Если надо сделать коммутатор высокоскоростных каналов или DSP обработку с мощной математикой, то да, не получится.

На ксайлиновских CPLD-шках этого тоже не сделаешь. Но почему-то никто не говорит, что они из-за этого полное говно.

 

 

с такими достижениями можно только поздравить :)

 

 

 

да Вам надо самому писать трассировщики :)

 

а по поводу качества трассировщика актела говорит большой разброс в Use Multiple Passes - разница слаков бывает в 5-7ns

(там можно сохранять неудачные попытки)

 

почему это плохо - нужно объяснять? и почему-то у альтеры так не бывает

 

сам код не писал, но принимал участие в разработке трассировщика.

А то что в Use Multiple Passes большой разброс - это, как раз, нормально. Для этого и сделан этот режим. Чтобы найти оптимальные, а иногда единственно возможные, размещения и трассировку.

А что хорошего, когда трассировщик всегда проходит по одному и тому же маршруту? Как у Альтеры?

Только не надо говорить, что трассировщик в Квартусе всегда разводит оптимально и правильно с первого раза.

Мне лично приходилось ручками "заставлять" трассировщик в Квартусе разводить по-другому разным шаманством. Когда я точно знал, что схема может быть растрассирована без проблем, но трассировщик упорно шел по одному и тому же тупиковому пути.

 

ну и какие еще, если нет синхронных интерфейсов?

 

нет, ест-но, можно наставить - я вот сдал проект где два SMP ядра LEON4, 128bit AHB, L2CACHE, этих AHB 5 штук с разными частотами, еще отдельный вычислитель со своей PLL и сеткой частот, из-за энергопотребления доменов около 500 шт и т.д.

там констрейнов ес-сно побольше, (ну, типа, мне тоже есть чем хвастаться :))

 

но в случае, когда мы хотим посмотреть тактовую ядра с кэшем и отладочным синхронным модулем, какие еще?

 

Там вообще-то куча констрейнов по оптимизации отдельных цепей без которых проект просто не заработает в ПЛИС.

 

 

попробуйте выставить нереальную - обычно это увеличивает качество результатов - тот же температурный диапазон, или накопленую дозу для RTPA

 

Нифига это не улучшает качество. Только усложняет работу трассировщика. Если нужно учесть расширенный температурный диапазон или накопленную дозу, то в синтезаторе и трассирощике надо выбрать и установить соотвествующие параметры. Это более правльно. А уж использовать Ксайлинкс или Альтеру для радстойких применений - себе дороже. Даже радстойкие ПЛИС Ксайлинкс буржуи без Актела не используют. Ксайлинкс - вычислитель, а актел - системный контроллер и еще он контролирует и перегружает Ксайлинкс, у которого периодически, под воздействием радиации, слетает прошивка.

 

это понятно, но те же ксайлинсы, латисы, альтеры позволяют такие констрейны использовать (превращают ерор в варнинг)

не странно ли, что все идут не в ногу, один актел в ногу?

А почему надо делать все обязательно как у всех? Дело не в ногах. Ну, сделано так. У каждого софта свои фичи.

 

да проблему я решил, собственно поэтому и есть свободное время для флейма

но осадочек остался :)

 

Основная проблема в том, что Актел не похож на Альтеру и Ксайлинкс. Сила привычки - самая мощная сила.

Я сталкивался с разработчиками, которые много лет работали только с Альтерой, а тут понадобилось сделать проект под Xilinx. Какие они, по-первости, маты складывали по поводу Xilinx ISE. Причем совсем недавно.

И еще у меня есть один знакомый, который код пишет исключительно в простеньком текстовом редакторе, никакими IDE не пользуется, синтезирурует и трассирует исключительно в командной строке и говорит, что все IDE полный отстой. Возможно, по-своему, он прав.

 

Надо учесть и то, что софту Актел, в его нынешнем виде, всего 3-4 года. До этого он много лет не развивался никак.

Изменено 27 марта, 2013 пользователем skv

[des00 25]

Извините что встреваю, хочу уточнить пару вопросов

 

Похоже, что никогда не делали сложных тесбенчей. Их удобнее рисовать в графике.

Это как в графике "отбомбиться" по 8ми портовому коммутатору, с разными режимами коммутации, приоритетными очередями и так далее ? Там только функциональное моделирование идет несколько суток. Вы предлагаете все это рисовать? :cranky:

Попробуте заставить трассировщик Altera развести схему по-другому, если эта трассировка не успешна! Замучаетесь.

DSE уже отменили?

А попробуйте заполнить развести Altera или Xilinx если после схема занимает 105% ресурсов.

Неповерите, последние 3 года только так и работаю, до разводки схема занимает ~110% плиса, после разводки 99%. Пример из сегодняшнего, к такому проекту навесил случайно сигнал тап на 4% чипа, так уместил всё (частоты под 200МГц, чип сыклон3 7 ка)

[skv 0]

Извините что встреваю, хочу уточнить пару вопросов

 

 

Это как в графике "отбомбиться" по 8ми портовому коммутатору, с разными режимами коммутации, приоритетными очередями и так далее ? Там только функциональное моделирование идет несколько суток. Вы предлагаете все это рисовать? :cranky:

 

Симуляторы графики не понимают. Реально они все равно компилируют в код, в том числе и тестбенч. Вот только рисовать в графике сложный тестбенч для верификации какого-нибудь микропроцессорного дизайна удобнее в графике. Рисуешь так же как и дизайн

 

DSE уже отменили?

 

Вот я и говорю - шаманством.

 

Неповерите, последние 3 года только так и работаю, до разводки схема занимает ~110% плиса, после разводки 99%. Пример из сегодняшнего, к такому проекту навесил случайно сигнал тап на 4% чипа, так уместил всё (частоты под 200МГц, чип сыклон3 7 ка)

 

А если реально посмотреть по ресурсам. Один из последних моих проектов под Xilinx Kintex тоже давал больше 100% - по логике. А вот триггеров больше 20% осталось.

Цыклон3 7 - системная частота 437.5МГЦ (по даташиту) ProASIC3 - 350МГц. Почти на 100МГц меньше. И почему это в Актеле проект трассируется на значительно меньшую частоту?

А под virtex 6 или Cyclone V частота проекта будет еще больше. Актел по сравнению с ним просто тормоз и объем никакой. В прочем, как и CycloneII. Я уж не говорю про CPLD Xilinx

Сравнивать надо корректно

Изменено 27 марта, 2013 пользователем skv

[des00 25]

Вот только рисовать в графике сложный тестбенч для верификации какого-нибудь микропроцессорного дизайна удобнее в графике. Рисуешь так же как и дизайн

хмм, какое то разное у нас с вами понятие сложного тестбенча. сам процы моделировал, знаю тех кто их разрабатывает, пишут верификационное окружение, снимают логи работы конвейеров, предсказаний, переименований, считают статистику и функциональное покрытие. Как это делать в графике, совершенно не понятно

Вот я и говорю - шаманством.

стандартный софт, в котором задается вариация параметров вы считаете шаманством? Хмм, а Timing Driven Synthesis вы тоже относите к черной магии?

 

 

А если реально посмотреть по ресурсам. Один из последних моих проектов под Xilinx Kintex тоже давал больше 100% - по логике. А вот триггеров больше 20% осталось.

Это совершенно ни о чем не говорит. Современные архитектуры идут т.н. register reach и в среднем при соотношении логика/регистры 1,5 они всегда будут оставаться. Конкретно в этом моем проекте ресурс по логике 99%, по регистрам 85%, по дсп блокам 100%, по памяти 50%, по трассировочным ресурсам 40%.

 

Цыклон3 7 - системная частота 437.5МГЦ (по даташиту) ProASIC3 - 350МГц. Почти на 100МГц меньше. И почему это в Актеле проект трассируется на значительно меньшую частоту?

А под virtex 6 или Cyclone V частота проекта будет еще больше. Актел по сравнению с ним просто тормоз и объем никакой. В прочем, как и CycloneII. Я уж не говорю про CPLD Xilinx

Сравнивать надо корректно

системная частота это сферический конь в вакууме. Это частота которой можно нагружать тактовое дерево. Смотреть надо на частоту типовых блоков (Typical Performance), альтера, хилые приводят это в даташите. Сравнивать надо на одинаковых проектах, тогда это будет более близко к жизни.

[khlenar 5]

Я тоже извеняюсь, не по теме, а как тестбенчи в графике рисовать, где это можно посмотреть чтобы понять?

[skv 0]

Я тоже извеняюсь, не по теме, а как тестбенчи в графике рисовать, где это можно посмотреть чтобы понять?

Это возможно только в последних версиях Libero 10.1 и 11. В DesignFlow енужно выбрать "Create SmartDesign Testbench"

В более ранних версиях такая возможность отсутствует.

 

Рисуете как обычную схему. Только для симуляционных модулей можно использовать не только синтезируемые конструкции, а и для тестбенчей.

Перед созданием тестбенча в DesignHierarchy укажите верхний уровень проекта для симуляции, а затем на закладке Stimulus Hierarchy указываете какой тестбенч симулировать. Их может быть несколько.

Изменено 27 марта, 2013 пользователем skv

[khlenar 5]

спасибо.

[skv 0]

хмм, какое то разное у нас с вами понятие сложного тестбенча. сам процы моделировал, знаю тех кто их разрабатывает, пишут верификационное окружение, снимают логи работы конвейеров, предсказаний, переименований, считают статистику и функциональное покрытие. Как это делать в графике, совершенно не понятно

 

Я понял. У нас разное понятие "графика". Под графикой я понимается следующее. Схема в графике рисуется не из примитивов, а прорисовывется только структура до уровне неких относительно крупных блоков, таких как счетчики, мультиплексоры, стейт машины, небольшие контроллеры и т.д. Но код этих блоков я пишу уже на языке HDL. Графика - это по-сути только обрамление кода. Рисовать из примитивов, на сегодня безумие, учитывая сложность проектов. Лично я даже макросы (счетчики, триггера) не использую. Предпочитаю писать в коде. Все равно вокруг них обычно есть некая логика управления, некое окружение. Быстрее, проще и логичнее написать все в одном модуле. И код более читабельный и при симуляции проще разбираться. Только IP использую. Какого-нибудь UART или SPI. Не писать же их самому заново.

Ничего не мешает добавить верификационное окружение, снимать логи и т.д. Все так же.

 

В качестве небольшого лирического отступления. Пару лет наза один товарищ интересовался как отключить оптимизацию в синтезаторе и можно ли в трассировщике размещать элементы и связи в ручную. Сказал, что предпочитает все делать сам. Не доверяет софту. Я поинтересовался какую ПЛИС собирается использовать. Ответ A3PE3000 (75 тыс. ЛЭ!!!). Когда я спросил делал ли он такое раньше, он сказал, что работае так всегда. С Альтера 32-й MAX3000 (600 ЛЭ). Чесно говоря, я не нашелся чего ответить... Он больше не звонил. Видимо до сих пор оптимизирует....

 

стандартный софт, в котором задается вариация параметров вы считаете шаманством? Хмм, а Timing Driven Synthesis вы тоже относите к черной магии?

 

Смотря ради чего и как он используется.

 

Это совершенно ни о чем не говорит. Современные архитектуры идут т.н. register reach и в среднем при соотношении логика/регистры 1,5 они всегда будут оставаться. Конкретно в этом моем проекте ресурс по логике 99%, по регистрам 85%, по дсп блокам 100%, по памяти 50%, по трассировочным ресурсам 40%.

 

Это говорит о многом. В проекте осталось целых 15% регистров и 60%!!!!! связей.

 

 

У семейства ProASIC3 отличная архитектура ячеек. Если занято 99% ячеек, то занято 99% полностью ячеек.

А как насчет проекта в котором синтезатор говорит, что занято 112% ячеек и 103% связей?

И такие проекты под Актел не редко разводятся успешно. Вот только какиими констрейнами это оптимизировать?

 

Альтера от Актела отличается тем, что многие вещи прячет от разработчика. Та же многократная разводка у Альтеры делается автоматом, только этого не видно, а у Актела нужно установить галочку в ручную.

 

 

системная частота это сферический конь в вакууме. Это частота которой можно нагружать тактовое дерево. Смотреть надо на частоту типовых блоков (Typical Performance), альтера, хилые приводят это в даташите. Сравнивать надо на одинаковых проектах, тогда это будет более близко к жизни.

 

Безусловно, она не даст ответ о конечной частоте конкретного проекта. Но можно оценить относительные задержки на элементах (триггерах, логике, связях, портах I/O). Исходя из системной частоты, задержки в ProASIC3 должны быть больше. И если сравнить даташиты это так. А значит один и тот же проект в 3-м циклоне должен иметь изначально большую частоту чем в Актеле. Чудес не бывает! Увы! На сколько - это вопрос другой.

Изменено 27 марта, 2013 пользователем skv