[v_mirgorodsky 0]

Доброго времени суток :)

 

Есть такой вопрос. Разработано собственное 33MHz PCI ядро. Есть ACEX1K100 speed grade 3. При синтезе Synplify 8.2.1 показывает порядка 70-75MHz тактовую частоту всего этого добра при необходимых 33MHz. После раскладки Quartus 5.0 Fmax уменьшается на не критичных 5-10MHz, однако времена Setup/Hold для входных и выходных сигналов стандарту PCI не соответствуют. Попытки задать более жесткие ограничения на tsu/tso/th результатов не дали никаких. Просто большее или меньшее количество путей в отчете не выполняют заданные ограничения. При этом практически все входные триггера, на которые не выполняются ограничения просто разбросаны по всему кристаллу :maniac:. При "ручном" перемещении триггера к интересующему пину все приходит в норму по конкретному пути, однако очень не хочется выполнять всю разводку вручную.

 

Есть ли способ как-нибудь объяснить Quartus, что задержка на входной сигнал должна быть не больше заданной? Тот же вопрос и о выходных сигналах?

[Igor_S 0]

Naschet ogranichenij na Tsu i Tco ("setup time" dlja whodnogo triggera i "clock to output" dlja wyhodnogo triggera) - u menja tozhe ne poluchilosj zastawitj Quartus prinimatj ih w raschet dlja fittinga. Wse, na chto oni wlijajut - kontrolj w Timing Analizer ... java script:emoticon(':angry2:', 'smid_5')

smilie. Mozhet , komu to udalosj - interesno poslushatj.

Naschet "raskidannosti" po kristallu - w "Assignment Editor", razdel "Logic Options", dlja sootwetstwujushih triggerow ustanowitj "Fast Input Register" to "ON" (whodnoj trigger) i "Fast Output Register" (wyhodnoj trigger". To zhe samoe - dlja whodnogo i, sootwetstwenno, wyhodnogo Pin'a. Togda budet ispolzowan trigger, whodjashij w sostaw etogo IO.

[oval 0]

Доброго времени суток :)

 

Есть такой вопрос. Разработано собственное 33MHz PCI ядро. Есть ACEX1K100 speed grade 3. При синтезе Synplify 8.2.1 показывает порядка 70-75MHz тактовую частоту всего этого добра при необходимых 33MHz. После раскладки Quartus 5.0 Fmax уменьшается на не критичных 5-10MHz, однако времена Setup/Hold для входных и выходных сигналов стандарту PCI не соответствуют. Попытки задать более жесткие ограничения на tsu/tso/th результатов не дали никаких. Просто большее или меньшее количество путей в отчете не выполняют заданные ограничения. При этом практически все входные триггера, на которые не выполняются ограничения просто разбросаны по всему кристаллу :maniac:. При "ручном" перемещении триггера к интересующему пину все приходит в норму по конкретному пути, однако очень не хочется выполнять всю разводку вручную.

 

Есть ли способ как-нибудь объяснить Quartus, что задержка на входной сигнал должна быть не больше заданной? Тот же вопрос и о выходных сигналах?

Можно попробовать вручную спланировать размещение внутри кристалла, например, задать области кристалла в которые поместить входные/выходные защелки шины PCI.

[MadMakc 0]

Если хочется,чтобы триггера не были разбросаны, а сидели в ножках, и при этом синтезите Synplify, то можно поставить атрибут на эти триггеры syn_useioff (подробности в описании).Тогда в разводилке нигде лазить не придётся- синтезатор сам поставит на этих триггерах "галочку" и они окажутся в ножках.