dima_spb 0 21 ноября, 2012 Опубликовано 21 ноября, 2012 · Жалоба Всем доброго времени суток! Здравствуйте товарищи. Ситуация у меня следующая. Мне по наследству достался проект для спартана 6-ого забитый под завязку (я имею в виду ресурсы ПЛИС) и нарисованный в схематическом редакторе ISE. А та как проект нарисован под завязку, то и компилируется он не очень хорошо, т.е. разводится в криста таким образом, что синтезируемая схема работает с ошибками. Как только часть блоков на время удаляю (На ПЛИС реализовано несколько независимых устройств. Т.е. я удалял поочередно каждое из них, тем самым решался вопрос с объёмом проекта.) Итог: проект стал меньше -> резурсов больше -> ошибки пропадали. Я весь проект (время позволяло) аккуратненько переписал на verilog (мне так привычнее). В результате съэкономил чуть-чуть ресурсов, но совсем не значительно. Обратился за "помощью" к настройкам компилятора ISE 14.4. Прочел описание ко всем галочкам и окошечкам. Начал эксперементировать. В результате мне удалось улучшить ситуацию. Но все же ошибок мало, но они есть. Внимание вопрос! Есть ли у кого-нибудь подобный опыт? На какие настройки стоит обратить особое внимание? Может быть есть сочетания различных настроек которые дали положительный результат? Предлогаю поделиться опытом решения подобных проблем. P.S. Под настройкой компилятора я подразумиваю Process Properties - Configurations Options и т.д. и т.п. Буду благодарем за любую информацию. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 21 ноября, 2012 Опубликовано 21 ноября, 2012 · Жалоба Под настройкой компилятора я подразумиваю Process Properties - Configurations Options и т.д. и т.п. Буду благодарем за любую информацию. Слов вы написали много, а вопрос не сформулировали. Какая максимальная тактовая? и какие входные в ПЛИС частоты? Нельзя ли изменить алгоритм обработки? Сколько ресурсов и в каком кристалле? И почему нельзя взять другой кристалл? Как с CDC? Нет ли асинхронщины в стыках разных частей и т.д. Какие опции установлены? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadon 0 21 ноября, 2012 Опубликовано 21 ноября, 2012 · Жалоба SmartXplorer вам в помощь Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dima_spb 0 22 ноября, 2012 Опубликовано 22 ноября, 2012 · Жалоба Слов вы написали много, а вопрос не сформулировали. «Слово — одежда всех фактов и мыслей» М.Горький=)))) Это так к слову=)) Какая максимальная тактовая? Да, я вчера вечером задался этим вопросом тоже. Задержки на самом большом участке составляет порядка 50 (нс). Это в два раза превышает норму. Вот сечас буду разбираться с причинами. Нельзя ли изменить алгоритм обработки? Можно. Но этот вариант рассматривается как совсем уж крайний. Начальник утверждает, что все должно работать. Та что пока буду ковырять то что было сделано до меня. Сколько ресурсов и в каком кристалле? кристал: xc6slx45-3fgg484 ресурсы: в прикрепленных файлах И почему нельзя взять другой кристалл? ДА!!!! Это самый простой и наверное самый надежный вариант. Но, я имею дело с законченым конструктивно устройством. И менять руководство кристал менять не намерено. Мне кажется, что все же можно что-то пошаманить. В будущем та, закладывать ресурсов буду гораздо больше. Как с CDC? Не понял о чем идёт речь.=( Какие опции установлены? В прикремпленных файлах есть картиночки из опций. SmartXplorer вам в помощь Буду разбираться. Никогда с ним дело не имел. СПАСИБО за ответы и вопросы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
troiden 0 22 ноября, 2012 Опубликовано 22 ноября, 2012 · Жалоба Всё вполне нормально по ресурсам, я бы не сказал что забито, особенно для 50 нс. Покажите, какие констрейны задаете и что в отчете static timing report. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
toshas 0 22 ноября, 2012 Опубликовано 22 ноября, 2012 · Жалоба «Слово — одежда всех фактов и мыслей» М.Горький=)))) Это так к слову=)) Да, я вчера вечером задался этим вопросом тоже. Задержки на самом большом участке составляет порядка 50 (нс). Это в два раза превышает норму. Вот сечас буду разбираться с причинами. Можно. Но этот вариант рассматривается как совсем уж крайний. Начальник утверждает, что все должно работать. Та что пока буду ковырять то что было сделано до меня. кристал: xc6slx45-3fgg484 ресурсы: в прикрепленных файлах ДА!!!! Это самый простой и наверное самый надежный вариант. Но, я имею дело с законченым конструктивно устройством. И менять руководство кристал менять не намерено. Мне кажется, что все же можно что-то пошаманить. В будущем та, закладывать ресурсов буду гораздо больше. Не понял о чем идёт речь.=( В прикремпленных файлах есть картиночки из опций. Буду разбираться. Никогда с ним дело не имел. СПАСИБО за ответы и вопросы. главных картинок не хватает, приведите все настройки синтеза и имплемента, почему выбрали оптимизацию по площади, а не по скорости ? что там с дублированием/объединением ресурсов ? попробуйте что будет если сохранить иерархию. timescore в 180 000 скорее всего не получится убрать настройками, придется что-то переписывать. посмотрите сколько и какие цепи запаливают тайминги в plahahead. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dima_spb 0 22 ноября, 2012 Опубликовано 22 ноября, 2012 · Жалоба Всё вполне нормально по ресурсам, я бы не сказал что забито, особенно для 50 нс. Покажите, какие констрейны задаете и что в отчете static timing report. Timing Summary: --------------- Speed Grade: -3 Minimum period: 59.844ns (Maximum Frequency: 16.710MHz) Minimum input arrival time before clock: 9.418ns Maximum output required time after clock: 20.240ns Maximum combinational path delay: 24.217ns Timing Details: --------------- All values displayed in nanoseconds (ns) ========================================================================= Timing constraint: Default period analysis for Clock 'Clk_input' Clock period: 59.844ns (frequency: 16.710MHz) Total number of paths / destination ports: 39571304 / 54274 ------------------------------------------------------------------------- Delay: 14.961ns (Levels of Logic = 25) Source: XLXI_339/XLXI_370/XLXI_14/COUNT_4 (FF) Destination: XLXI_339/XLXI_36/blk00000003/blk00000006 (DSP) Source Clock: Clk_input rising 4.0X Destination Clock: Clk_input rising 4.0X Data Path: XLXI_339/XLXI_370/XLXI_14/COUNT_4 to XLXI_339/XLXI_36/blk00000003/blk00000006 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDRE:C->Q 5 0.447 0.714 COUNT_4 (COUNT_4) end scope: 'XLXI_339/XLXI_370/XLXI_14:Q<4>' BUF:I->O 15 0.568 1.326 XLXI_339/XLXI_370/XLXI_11 (XLXI_339/S_4) XOR2:I1->O 33 0.223 1.670 XLXI_339/XLXI_369/XLXI_45 (XLXI_339/XLXN_1209) XOR2:I0->O 1 0.203 0.580 XLXI_339/XLXI_404/XLXI_2/XLXI_1 (XLXI_339/XLXI_404/XLXN_6<0>) begin scope: 'XLXI_339/XLXI_404/XLXI_16:a<0>' LUT1:I0->O 1 0.205 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_need_mux.carrymux0_rt (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_need_mux.carrymux0_rt) MUXCY:S->O 1 0.172 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_need_mux.carrymux0 (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<0>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[1].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<1>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[2].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<2>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[3].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<3>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[4].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<4>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[5].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<5>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[6].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<6>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[7].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<7>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[8].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<8>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[9].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<9>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[10].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<10>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[11].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<11>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[12].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<12>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[13].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<13>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[14].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<14>) MUXCY:CI->O 1 0.019 0.000 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[15].carrymux (U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/carry_simple<15>) XORCY:CI->O 1 0.180 0.579 U0/xst_addsub/i_baseblox.i_baseblox_addsub/no_pipelining.the_addsub/i_lut4.i_lut4_addsub/i_simple_model.i_gt_1.carrychaingen[16].carryxor (s<16>) end scope: 'XLXI_339/XLXI_404/XLXI_16:s<16>' begin scope: 'XLXI_339/XLXI_36:b<16>' begin scope: 'XLXI_339/XLXI_36/blk00000003:b(16)' DSP48A1:A16->P47 18 4.560 1.049 blk00000007 (sig000000d7) DSP48A1:C47 2.200 blk00000006 ---------------------------------------- Total 14.961ns (9.043ns logic, 5.918ns route) (60.4% logic, 39.6% route) ========================================================================= Timing constraint: Default period analysis for Clock 'WR_INP' Clock period: 4.330ns (frequency: 230.958MHz) Total number of paths / destination ports: 212 / 101 ------------------------------------------------------------------------- Delay: 4.330ns (Levels of Logic = 5) Source: XLXI_331/XLXI_224/Q_5 (FF) Destination: XLXI_331/XLXI_562/XLXI_11 (FF) Source Clock: WR_INP rising Destination Clock: WR_INP rising Data Path: XLXI_331/XLXI_224/Q_5 to XLXI_331/XLXI_562/XLXI_11 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 2 0.447 0.845 Q_5 (Q_5) end scope: 'XLXI_331/XLXI_224:Q<5>' begin scope: 'XLXI_331/XLXI_573:I2' LUT3:I0->O 1 0.205 0.580 O_SW0 (N01) LUT6:I5->O 1 0.205 0.944 O (O) end scope: 'XLXI_331/XLXI_573:O' AND2:I0->O 1 0.203 0.579 XLXI_331/XLXI_574 (XLXI_331/XLXN_1454) FDCE:CE 0.322 XLXI_331/XLXI_562/XLXI_11 ---------------------------------------- Total 4.330ns (1.382ns logic, 2.948ns route) (31.9% logic, 68.1% route) ========================================================================= Timing constraint: Default period analysis for Clock 'clk_meg' Clock period: 5.449ns (frequency: 183.533MHz) Total number of paths / destination ports: 216 / 79 ------------------------------------------------------------------------- Delay: 2.724ns (Levels of Logic = 1) Source: XLXI_162/XLXI_473/r_start_1 (FF) Destination: XLXI_162/XLXI_473/r_outb_11 (FF) Source Clock: clk_meg rising Destination Clock: clk_meg falling Data Path: XLXI_162/XLXI_473/r_start_1 to XLXI_162/XLXI_473/r_outb_11 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FD:C->Q 2 0.447 0.617 XLXI_162/XLXI_473/r_start_1 (XLXI_162/XLXI_473/r_start_1) LUT2:I1->O 22 0.205 1.133 XLXI_162/XLXI_473/_n0249_inv1 (XLXI_162/XLXI_473/_n0249_inv) FDE_1:CE 0.322 XLXI_162/XLXI_473/r_outa_0 ---------------------------------------- Total 2.724ns (0.974ns logic, 1.750ns route) (35.8% logic, 64.2% route) ========================================================================= Timing constraint: Default period analysis for Clock 'XLXI_28/XLXI_31/COUNT_2' Clock period: 4.961ns (frequency: 201.574MHz) Total number of paths / destination ports: 351 / 70 ------------------------------------------------------------------------- Delay: 4.961ns (Levels of Logic = 4) Source: XLXI_32/COUNT_11 (FF) Destination: XLXI_33/COUNT_0 (FF) Source Clock: XLXI_28/XLXI_31/COUNT_2 rising Destination Clock: XLXI_28/XLXI_31/COUNT_2 rising Data Path: XLXI_32/COUNT_11 to XLXI_33/COUNT_0 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 2 0.447 0.981 COUNT_11 (COUNT_11) LUT6:I0->O 1 0.203 0.944 COUNT[15]_PWR_44_o_equal_5_o<15>1 (COUNT[15]_PWR_44_o_equal_5_o<15>) LUT6:I0->O 1 0.203 0.924 COUNT[15]_PWR_44_o_equal_5_o<15>3 (CEO) end scope: 'XLXI_32:CEO' AND2B1:I1->O 5 0.223 0.714 XLXI_337 (XLXN_96) begin scope: 'XLXI_33:CE' FDCE:CE 0.322 COUNT_0 ---------------------------------------- Total 4.961ns (1.398ns logic, 3.563ns route) (28.2% logic, 71.8% route) ========================================================================= Timing constraint: Default period analysis for Clock 'XLXI_331/XLXI_606/T_DUMMY' Clock period: 4.624ns (frequency: 216.254MHz) Total number of paths / destination ports: 5 / 4 ------------------------------------------------------------------------- Delay: 2.312ns (Levels of Logic = 1) Source: XLXI_331/XLXI_606/XLXI_4 (FF) Destination: XLXI_331/XLXI_606/XLXI_3 (FF) Source Clock: XLXI_331/XLXI_606/T_DUMMY falling Destination Clock: XLXI_331/XLXI_606/T_DUMMY rising Data Path: XLXI_331/XLXI_606/XLXI_4 to XLXI_331/XLXI_606/XLXI_3 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDC:C->Q 2 0.447 0.981 XLXI_331/XLXI_606/XLXI_4 (XLXI_331/XLXI_606/XLXN_15) XOR2:I0->O 1 0.203 0.579 XLXI_331/XLXI_606/XLXI_5 (XLXI_331/XLXI_606/XLXN_11) FDC:D 0.102 XLXI_331/XLXI_606/XLXI_1 ---------------------------------------- Total 2.312ns (0.752ns logic, 1.560ns route) (32.5% logic, 67.5% route) ========================================================================= Timing constraint: Default OFFSET IN BEFORE for Clock 'WR_INP' Total number of paths / destination ports: 1288 / 220 ------------------------------------------------------------------------- Offset: 8.627ns (Levels of Logic = 7) Source: AD_5 (PAD) Destination: XLXI_339/XLXI_367 (FF) Destination Clock: WR_INP rising Data Path: AD_5 to XLXI_339/XLXI_367 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IBUF:I->O 20 1.222 1.340 XLXI_58 (AM3) NAND5B1:I2->O 1 0.203 0.944 XLXI_169 (ZPT) AND2:I0->O 1 0.203 0.924 XLXI_153 (XLXN_390) OR3:I1->O 3 0.223 1.015 XLXI_61 (XLXN_174) AND3B2:I0->O 7 0.203 0.774 XLXI_26/XLXI_6 (XLXI_26/XLXN_44) begin scope: 'XLXI_26/XLXI_2:E' LUT5:I4->O 18 0.205 1.049 Mmux_d_tmp71 (D15) end scope: 'XLXI_26/XLXI_2:D15' FDCE:CE 0.322 XLXI_339/XLXI_318 ---------------------------------------- Total 8.627ns (2.581ns logic, 6.046ns route) (29.9% logic, 70.1% route) ========================================================================= Timing constraint: Default OFFSET IN BEFORE for Clock 'ALE' Total number of paths / destination ports: 1 / 1 ------------------------------------------------------------------------- Offset: 2.416ns (Levels of Logic = 1) Source: Data_proc<0> (PAD) Destination: XLXI_62 (FF) Destination Clock: ALE falling Data Path: Data_proc<0> to XLXI_62 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IOBUF:IO->O 20 1.222 1.092 XLXI_150/XLXI_1 (di<0>) FD:D 0.102 XLXI_62 ---------------------------------------- Total 2.416ns (1.324ns logic, 1.092ns route) (54.8% logic, 45.2% route) ========================================================================= Timing constraint: Default OFFSET IN BEFORE for Clock 'Clk_input' Total number of paths / destination ports: 189 / 81 ------------------------------------------------------------------------- Offset: 9.418ns (Levels of Logic = 7) Source: DN<0> (PAD) Destination: XLXI_331/XLXI_370 (FF) Destination Clock: Clk_input rising 4.0X Data Path: DN<0> to XLXI_331/XLXI_370 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IOBUF:IO->O 6 1.222 1.089 XLXI_331/XLXI_565/XLXI_1 (XLXI_331/DDRT<0>) XNOR2:I1->O 1 0.223 0.944 XLXI_331/XLXI_343/XLXI_9 (XLXI_331/XLXI_343/XLXN_4) AND4:I0->O 4 0.203 1.028 XLXI_331/XLXI_343/XLXI_5 (XLXI_331/REQ_STAT) AND2:I1->O 1 0.223 0.924 XLXI_331/XLXI_375 (XLXI_331/XLXN_1129) AND2:I1->O 2 0.223 0.961 XLXI_331/XLXI_374 (XLXI_331/XLXN_1145) NOR2:I1->O 1 0.223 0.944 XLXI_331/XLXI_384 (XLXI_331/XLXN_1146) OR2:I0->O 1 0.203 0.579 XLXI_331/XLXI_382 (XLXI_331/XLXN_1141) FDRE:R 0.430 XLXI_331/XLXI_370 ---------------------------------------- Total 9.418ns (2.950ns logic, 6.468ns route) (31.3% logic, 68.7% route) ========================================================================= Timing constraint: Default OFFSET IN BEFORE for Clock 'clk_meg' Total number of paths / destination ports: 22 / 22 ------------------------------------------------------------------------- Offset: 2.232ns (Levels of Logic = 1) Source: AIN (PAD) Destination: XLXI_162/XLXI_473/r_aa_0 (FF) Destination Clock: clk_meg falling Data Path: AIN to XLXI_162/XLXI_473/r_aa_0 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IBUF:I->O 12 1.222 0.908 XLXI_332 (AIN1) FDE_1:D 0.102 XLXI_162/XLXI_473/r_aa_11 ---------------------------------------- Total 2.232ns (1.324ns logic, 0.908ns route) (59.3% logic, 40.7% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'XLXI_28/XLXI_31/COUNT_2' Total number of paths / destination ports: 65 / 22 ------------------------------------------------------------------------- Offset: 9.323ns (Levels of Logic = 9) Source: XLXI_211/COUNT_6 (FF) Destination: TABIND<7> (PAD) Source Clock: XLXI_28/XLXI_31/COUNT_2 rising Data Path: XLXI_211/COUNT_6 to TABIND<7> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 4 0.447 1.048 COUNT_6 (COUNT_6) end scope: 'XLXI_211:Q<6>' AND2B1:I0->O 9 0.203 1.194 XLXI_214 (RAR1) AND2:I0->O 1 0.203 0.924 XLXI_191/XLXI_1 (XLXI_191/XLXN_1) OR2:I1->O 1 0.223 0.944 XLXI_191/XLXI_9 (XLXN_476<0>) OR2:I0->O 1 0.203 0.579 XLXI_192/XLXI_9 (XLXN_481<0>) begin scope: 'XLXI_193:I<0>' INV:I->O 1 0.206 0.579 O<0>1_INV_0 (O<0>) end scope: 'XLXI_193:O<0>' begin scope: 'XLXI_194:I<0>' end scope: 'XLXI_194:O<0>' OBUF:I->O 2.571 TABIND_0_OBUF (TABIND<0>) ---------------------------------------- Total 9.323ns (4.056ns logic, 5.267ns route) (43.5% logic, 56.5% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'WR_INP' Total number of paths / destination ports: 47 / 30 ------------------------------------------------------------------------- Offset: 10.587ns (Levels of Logic = 8) Source: XLXI_120/Q_3 (FF) Destination: Data_proc<5> (PAD) Source Clock: WR_INP rising Data Path: XLXI_120/Q_3 to Data_proc<5> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 3 0.447 0.995 Q_3 (Q_3) end scope: 'XLXI_120:Q<3>' AND2:I1->O 2 0.223 0.961 XLXI_525 (G<5>) AND2:I1->O 1 0.223 0.924 XLXI_122/XLXI_6 (XLXI_122/XLXN_6) OR2:I1->O 1 0.223 0.944 XLXI_122/XLXI_14 (XLXN_813<5>) OR2:I0->O 1 0.203 0.944 XLXI_347/XLXI_14 (DPP<5>) OR2:I0->O 1 0.203 0.924 XLXI_172/XLXI_6 (DP<5>) OR2:I1->O 1 0.223 0.579 XLXI_134/XLXI_6 (XLXN_335<5>) IOBUF:I->IO 2.571 XLXI_150/XLXI_6 (Data_proc<5>) ---------------------------------------- Total 10.587ns (4.316ns logic, 6.271ns route) (40.8% logic, 59.2% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'ALE' Total number of paths / destination ports: 152 / 8 ------------------------------------------------------------------------- Offset: 20.240ns (Levels of Logic = 16) Source: XLXI_62 (FF) Destination: Data_proc<7> (PAD) Source Clock: ALE falling Data Path: XLXI_62 to Data_proc<7> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FD:C->Q 14 0.447 1.205 XLXI_62 (hiadr) OR3:I2->O 3 0.320 1.015 XLXI_61 (XLXN_174) AND3B3:I0->O 10 0.203 0.857 XLXI_26/XLXI_7 (XLXI_26/XLXN_45) begin scope: 'XLXI_26/XLXI_1:E' LUT5:I4->O 8 0.205 1.167 Mmux_d_tmp21 (D10) end scope: 'XLXI_26/XLXI_1:D10' AND2:I0->O 1 0.203 0.944 XLXI_331/XLXI_531/XLXI_1 (XLXI_331/RDSD<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_530/XLXI_9 (XLXI_331/XLXN_1413<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_527/XLXI_9 (XLXI_331/RDSS<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_526/XLXI_9 (XLXI_331/XLXN_1391<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_525/XLXI_9 (XLXI_331/XLXN_1386<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_523/XLXI_9 (RDS<0>) OR2:I0->O 1 0.203 0.944 XLXI_91/XLXI_9 (XLXN_263<0>) OR2:I0->O 1 0.203 0.944 XLXI_122/XLXI_9 (XLXN_813<0>) OR2:I0->O 1 0.203 0.944 XLXI_347/XLXI_9 (DPP<0>) OR2:I0->O 1 0.203 0.924 XLXI_172/XLXI_1 (DP<0>) OR2:I1->O 1 0.223 0.579 XLXI_134/XLXI_1 (XLXN_335<0>) IOBUF:I->IO 2.571 XLXI_150/XLXI_1 (Data_proc<0>) ---------------------------------------- Total 20.240ns (5.999ns logic, 14.241ns route) (29.6% logic, 70.4% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'Clk_input' Total number of paths / destination ports: 782 / 37 ------------------------------------------------------------------------- Offset: 19.653ns (Levels of Logic = 16) Source: XLXI_165/XLXI_125/XLXI_389/Q_7 (FF) Destination: Data_proc<7> (PAD) Source Clock: Clk_input rising Data Path: XLXI_165/XLXI_125/XLXI_389/Q_7 to Data_proc<7> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 1 0.447 0.924 Q_7 (Q_7) end scope: 'XLXI_165/XLXI_125/XLXI_389:Q<7>' AND2:I1->O 1 0.223 0.944 XLXI_165/XLXI_125/XLXI_101/XLXI_9 (XLXI_165/XLXI_125/XLXN_9<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_10/XLXI_41 (XLXI_165/XLXI_125/XLXN_11<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_11/XLXI_41 (XLXI_165/XLXI_125/XLXN_12<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_12/XLXI_41 (XLXI_165/XLXI_125/XLXN_1107<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_471/XLXI_41 (XLXI_165/XLXI_125/XLXN_924<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_409/XLXI_41 (XLXI_165/XLXI_125/XLXN_927<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_408/XLXI_41 (XLXI_165/XLXI_125/XLXN_929<7>) OR2:I0->O 1 0.203 0.924 XLXI_165/XLXI_125/XLXI_407/XLXI_41 (XLXI_165/XLXI_125/D<7>) AND2:I1->O 1 0.223 0.944 XLXI_165/XLXI_125/XLXI_195/XLXI_8 (XLXI_165/XLXI_125/XLXN_281<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_196/XLXI_16 (XLXI_165/XLXI_125/XLXN_282<7>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_197/XLXI_16 (XLXI_165/XLXI_125/XLXN_283<7>) OR2:I0->O 1 0.203 0.924 XLXI_165/XLXI_125/XLXI_198/XLXI_16 (XLXN_420<7>) OR2:I1->O 1 0.223 0.924 XLXI_172/XLXI_8 (DP<7>) OR2:I1->O 1 0.223 0.579 XLXI_134/XLXI_8 (XLXN_335<7>) IOBUF:I->IO 2.571 XLXI_150/XLXI_8 (Data_proc<7>) ---------------------------------------- Total 19.653ns (5.940ns logic, 13.713ns route) (30.2% logic, 69.8% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'XLXI_331/XLXN_1324' Total number of paths / destination ports: 32 / 8 ------------------------------------------------------------------------- Offset: 18.883ns (Levels of Logic = 14) Source: XLXI_331/XLXI_567 (LATCH) Destination: Data_proc<7> (PAD) Source Clock: XLXI_331/XLXN_1324 falling Data Path: XLXI_331/XLXI_567 to Data_proc<7> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ LD:G->Q 4 0.498 1.048 XLXI_331/XLXI_567 (XLXI_331/XLXN_1337) AND2B1:I0->O 1 0.203 0.924 XLXI_331/XLXI_509 (XLXI_331/XLXN_1360) OR2:I1->O 8 0.223 1.167 XLXI_331/XLXI_512 (XLXI_331/NOLI) AND2:I0->O 1 0.203 0.924 XLXI_331/XLXI_530/XLXI_1 (XLXI_331/XLXI_530/XLXN_1) OR2:I1->O 1 0.223 0.944 XLXI_331/XLXI_530/XLXI_9 (XLXI_331/XLXN_1413<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_527/XLXI_9 (XLXI_331/RDSS<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_526/XLXI_9 (XLXI_331/XLXN_1391<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_525/XLXI_9 (XLXI_331/XLXN_1386<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_523/XLXI_9 (RDS<0>) OR2:I0->O 1 0.203 0.944 XLXI_91/XLXI_9 (XLXN_263<0>) OR2:I0->O 1 0.203 0.944 XLXI_122/XLXI_9 (XLXN_813<0>) OR2:I0->O 1 0.203 0.944 XLXI_347/XLXI_9 (DPP<0>) OR2:I0->O 1 0.203 0.924 XLXI_172/XLXI_1 (DP<0>) OR2:I1->O 1 0.223 0.579 XLXI_134/XLXI_1 (XLXN_335<0>) IOBUF:I->IO 2.571 XLXI_150/XLXI_1 (Data_proc<0>) ---------------------------------------- Total 18.883ns (5.768ns logic, 13.115ns route) (30.5% logic, 69.5% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'XLXI_331/XLXI_606/T_DUMMY' Total number of paths / destination ports: 96 / 8 ------------------------------------------------------------------------- Offset: 19.948ns (Levels of Logic = 16) Source: XLXI_331/XLXI_606/XLXI_3 (FF) Destination: Data_proc<7> (PAD) Source Clock: XLXI_331/XLXI_606/T_DUMMY rising Data Path: XLXI_331/XLXI_606/XLXI_3 to Data_proc<7> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDC:C->Q 5 0.447 0.943 XLXI_331/XLXI_606/XLXI_3 (XLXI_331/XLXN_1320) begin scope: 'XLXI_331/XLXI_482:A0' LUT3:I0->O 3 0.205 0.995 Mmux_d_tmp31 (D2) end scope: 'XLXI_331/XLXI_482:D2' AND2B1:I1->O 1 0.223 0.924 XLXI_331/XLXI_509 (XLXI_331/XLXN_1360) OR2:I1->O 8 0.223 1.167 XLXI_331/XLXI_512 (XLXI_331/NOLI) AND2:I0->O 1 0.203 0.924 XLXI_331/XLXI_530/XLXI_1 (XLXI_331/XLXI_530/XLXN_1) OR2:I1->O 1 0.223 0.944 XLXI_331/XLXI_530/XLXI_9 (XLXI_331/XLXN_1413<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_527/XLXI_9 (XLXI_331/RDSS<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_526/XLXI_9 (XLXI_331/XLXN_1391<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_525/XLXI_9 (XLXI_331/XLXN_1386<0>) OR2:I0->O 1 0.203 0.944 XLXI_331/XLXI_523/XLXI_9 (RDS<0>) OR2:I0->O 1 0.203 0.944 XLXI_91/XLXI_9 (XLXN_263<0>) OR2:I0->O 1 0.203 0.944 XLXI_122/XLXI_9 (XLXN_813<0>) OR2:I0->O 1 0.203 0.944 XLXI_347/XLXI_9 (DPP<0>) OR2:I0->O 1 0.203 0.924 XLXI_172/XLXI_1 (DP<0>) OR2:I1->O 1 0.223 0.579 XLXI_134/XLXI_1 (XLXN_335<0>) IOBUF:I->IO 2.571 XLXI_150/XLXI_1 (Data_proc<0>) ---------------------------------------- Total 19.948ns (5.942ns logic, 14.006ns route) (29.8% logic, 70.2% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'otr_adc' Total number of paths / destination ports: 1 / 1 ------------------------------------------------------------------------- Offset: 9.403ns (Levels of Logic = 6) Source: XLXI_547 (FF) Destination: Data_proc<0> (PAD) Source Clock: otr_adc rising Data Path: XLXI_547 to Data_proc<0> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDC:C->Q 3 0.447 0.995 XLXI_547 (G<0>) AND2:I1->O 1 0.223 0.924 XLXI_122/XLXI_1 (XLXI_122/XLXN_1) OR2:I1->O 1 0.223 0.944 XLXI_122/XLXI_9 (XLXN_813<0>) OR2:I0->O 1 0.203 0.944 XLXI_347/XLXI_9 (DPP<0>) OR2:I0->O 1 0.203 0.924 XLXI_172/XLXI_1 (DP<0>) OR2:I1->O 1 0.223 0.579 XLXI_134/XLXI_1 (XLXN_335<0>) IOBUF:I->IO 2.571 XLXI_150/XLXI_1 (Data_proc<0>) ---------------------------------------- Total 9.403ns (4.093ns logic, 5.309ns route) (43.5% logic, 56.5% route) ========================================================================= Timing constraint: Default OFFSET OUT AFTER for Clock 'XLXI_331/RDD' Total number of paths / destination ports: 8 / 8 ------------------------------------------------------------------------- Offset: 5.871ns (Levels of Logic = 4) Source: XLXI_331/XLXI_151/Q_7 (FF) Destination: DN<7> (PAD) Source Clock: XLXI_331/RDD rising Data Path: XLXI_331/XLXI_151/Q_7 to DN<7> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 1 0.447 0.924 Q_7 (Q_7) end scope: 'XLXI_331/XLXI_151:Q<7>' AND2:I1->O 1 0.223 0.924 XLXI_331/XLXI_534/XLXI_1 (XLXI_331/RTD3<7>) OR5:I1->O 1 0.203 0.579 XLXI_331/XLXI_549/XLXI_8 (XLXI_331/RTDD<7>) IOBUF:I->IO 2.571 XLXI_331/XLXI_565/XLXI_8 (DN<7>) ---------------------------------------- Total 5.871ns (3.444ns logic, 2.427ns route) (58.7% logic, 41.3% route) ========================================================================= Timing constraint: Default path analysis Total number of paths / destination ports: 2399 / 19 ------------------------------------------------------------------------- Delay: 24.217ns (Levels of Logic = 19) Source: AD_4 (PAD) Destination: Data_proc<7> (PAD) Data Path: AD_4 to Data_proc<7> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IBUF:I->O 19 1.222 1.071 XLXI_57 (AM2) BUF:I->O 16 0.568 1.233 XLXI_107 (AV<4>) begin scope: 'XLXI_165/XLXI_125/XLXI_194:A2' LUT3:I0->O 32 0.205 1.656 Mmux_d_tmp11 (D0) end scope: 'XLXI_165/XLXI_125/XLXI_194:D0' AND2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_101/XLXI_1 (XLXI_165/XLXI_125/XLXN_9<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_10/XLXI_34 (XLXI_165/XLXI_125/XLXN_11<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_11/XLXI_34 (XLXI_165/XLXI_125/XLXN_12<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_12/XLXI_34 (XLXI_165/XLXI_125/XLXN_1107<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_471/XLXI_34 (XLXI_165/XLXI_125/XLXN_924<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_409/XLXI_34 (XLXI_165/XLXI_125/XLXN_927<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_408/XLXI_34 (XLXI_165/XLXI_125/XLXN_929<0>) OR2:I0->O 1 0.203 0.924 XLXI_165/XLXI_125/XLXI_407/XLXI_34 (XLXI_165/XLXI_125/D<0>) AND2:I1->O 1 0.223 0.944 XLXI_165/XLXI_125/XLXI_195/XLXI_1 (XLXI_165/XLXI_125/XLXN_281<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_196/XLXI_9 (XLXI_165/XLXI_125/XLXN_282<0>) OR2:I0->O 1 0.203 0.944 XLXI_165/XLXI_125/XLXI_197/XLXI_9 (XLXI_165/XLXI_125/XLXN_283<0>) OR2:I0->O 1 0.203 0.924 XLXI_165/XLXI_125/XLXI_198/XLXI_9 (XLXN_420<0>) OR2:I1->O 1 0.223 0.924 XLXI_172/XLXI_1 (DP<0>) OR2:I1->O 1 0.223 0.579 XLXI_134/XLXI_1 (XLXN_335<0>) IOBUF:I->IO 2.571 XLXI_150/XLXI_1 (Data_proc<0>) ---------------------------------------- Total 24.217ns (7.468ns logic, 16.749ns route) (30.8% logic, 69.2% route) ========================================================================= Cross Clock Domains Report: -------------------------- Clock to Setup on destination clock Clk_input --------------------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| --------------------------+---------+---------+---------+---------+ Clk_input | 17.948| 4.347| 2.822| | WR_INP | 15.413| | | | XLXI_28/XLXI_31/COUNT_2 | 4.064| | | | XLXI_331/XLXI_562/XLXN_673| 1.456| | | | XLXI_331/XLXI_562/XLXN_678| 1.128| | | | XLXI_90/XLXN_282 | 2.603| | | | XLXN_1087 | 1.456| | | | clk_meg | | 5.174| | | --------------------------+---------+---------+---------+---------+ Clock to Setup on destination clock WR_INP ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ ALE | | 5.540| | | Clk_input | 5.054| | | | WR_INP | 4.330| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_28/XLXI_31/COUNT_2 -----------------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| -----------------------+---------+---------+---------+---------+ Clk_input | 5.449| | | | XLXI_28/XLXI_31/COUNT_2| 4.961| | | | -----------------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_331/RDD ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ Clk_input | 1.128| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_331/XLXI_562/XLXN_673 ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ Clk_input | 2.674| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_331/XLXI_562/XLXN_678 ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ Clk_input | 1.493| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_331/XLXI_606/T_DUMMY -------------------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| -------------------------+---------+---------+---------+---------+ ALE | | 3.383| 3.383| | Clk_input | 3.005| | 3.005| | XLXI_331/XLXI_606/T_DUMMY| | 2.312| 1.263| | -------------------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_331/XLXN_1324 ------------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ------------------+---------+---------+---------+---------+ Clk_input | | | 6.219| | XLXI_331/XLXN_1590| | | 3.429| | ------------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_331/XLXN_1590 ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ ALE | | 3.383| | | Clk_input | 3.918| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXI_90/XLXN_282 ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ Clk_input | 2.712| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXN_1087 ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ Clk_input | 2.674| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock XLXN_1160 ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ otr_adc | 2.674| | | | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock clk_meg ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ Clk_input | 1.507| | | | clk_meg | | | 3.259| | ---------------+---------+---------+---------+---------+ Clock to Setup on destination clock otr_adc ---------------+---------+---------+---------+---------+ | Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall| ---------------+---------+---------+---------+---------+ XLXN_1160 | 1.456| | | | ---------------+---------+---------+---------+---------+ ========================================================================= Total REAL time to Xst completion: 71.00 secs Total CPU time to Xst completion: 71.37 secs --> Total memory usage is 558548 kilobytes Number of errors : 0 ( 0 filtered) Number of warnings : 75 ( 0 filtered) Number of infos : 283 ( 0 filtered) главных картинок не хватает, приведите все настройки синтеза и имплемента, Все остальные параметры установлены по умолчанию. Я показал лишь те, которые устанавливал. почему выбрали оптимизацию по площади, а не по скорости ? При оптимизации поскорости были заметные улучшения. Опытным способом. При таких настройках компилятора. Сконфигурированный проект вел себя гораздо лучше. Как я усвоил, оптимизация по скорости даёт заметный - хороший результат, когда есть запас по ресурсам. что там с дублированием/объединением ресурсов ? Не заметил я разници, при установки этих галок. попробуйте что будет если сохранить иерархию. Так ничего и не произойдёт прогрессивного. Ведь иерархию сохраняют для уже устаканившегося проекта в который вносятся не большие изменения. Или я Вас не привильно понял? посмотрите сколько и какие цепи запаливают тайминги в plahahead Спасибо, это обязательно посмотрю. Думаю, что станет картина яснее. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
troiden 0 22 ноября, 2012 Опубликовано 22 ноября, 2012 · Жалоба По отчету видно, что затык как минимум в одном пути из 25 уровней комбинаторной логики. Надо переписывать, такое быстро не заработает никогда. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dima_spb 0 22 ноября, 2012 Опубликовано 22 ноября, 2012 · Жалоба Спасибо! Сейчас и занялся переписью... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dima_spb 0 23 ноября, 2012 Опубликовано 23 ноября, 2012 · Жалоба Уважаемые специалисты - участники форума=) Возник вопрос. В отчете "static timing report" Minimum period: 59.844ns (Maximum Frequency: 16.710MHz), а максимальная задержка Delay: 14.961ns (Levels of Logic = 25). Минимальный период больше максимальной задержки в 4 раза. Почему эта разница 4 раза? Мне казалось, что максимальная тактовая частота считается из максимальной задержки без каких-либо преобразований. В чем хитрость? Сам отчете static timing report МОЖНО ПОСМОТРЕТЬ ВЫШЕ.=) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Beby 5 23 ноября, 2012 Опубликовано 23 ноября, 2012 · Жалоба В отчете "static timing report" Minimum period: 59.844ns (Maximum Frequency: 16.710MHz), а максимальная задержка Delay: 14.961ns (Levels of Logic = 25). Минимальный период больше максимальной задержки в 4 раза. Почему эта разница 4 раза? Мне казалось, что максимальная тактовая частота считается из максимальной задержки без каких-либо преобразований. В чем хитрость? Может потому, что не задан собственно constaint для Clk_input ? У Вас-то проанализировано на непонятно что: Default period analysis for Clock 'Clk_input' а не на конкретное ограничение... Вот когда у Вас в отчёте будет slack (а также clock path) - тогда можно будет о чём-либо более конкретном поговорить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
troiden 0 23 ноября, 2012 Опубликовано 23 ноября, 2012 · Жалоба В отчете "static timing report" Minimum period: 59.844ns (Maximum Frequency: 16.710MHz), а максимальная задержка Delay: 14.961ns (Levels of Logic = 25). Минимальный период больше максимальной задержки в 4 раза. Почему эта разница 4 раза? Мне казалось, что максимальная тактовая частота считается из максимальной задержки без каких-либо преобразований. В чем хитрость? В том же репорте: Source Clock: Clk_input rising 4.0X Destination Clock: Clk_input rising 4.0X Где-то внутри логики есть умножение частоты тактового сигнала в 4 раза. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dima_spb 0 23 ноября, 2012 Опубликовано 23 ноября, 2012 · Жалоба Да, с констрэйнами у меня явно что-то не хорошо. Буду изучать и это тоже Где-то внутри логики есть умножение частоты тактового сигнала в 4 раза. Да, есть. С 20 МГц в 80 МГц. Это из-за этого он на 4 умножил? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
troiden 0 23 ноября, 2012 Опубликовано 23 ноября, 2012 · Жалоба Да, есть. С 20 МГц в 80 МГц. Это из-за этого он на 4 умножил? Именно так. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dima_spb 0 23 ноября, 2012 Опубликовано 23 ноября, 2012 · Жалоба Может потому, что не задан собственно constaint для Clk_input ? Ограничения на месте - 20 (МГц) входной частоты. NET "Clk_input" TNM_NET = Clk_input; TIMESPEC TS_Clk_input = PERIOD "Clk_input" 50 ns HIGH 50%; Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться