[pepl 0]

Доброго времени суток.

 

 

Вопрос

 

За сколько тактов выполняется операция суммирование

 

ADC_out_16(15 downto 0) <= data_ccd(15 downto 0) + ADC_in_16(15 downto 0);

 

пробую в один такт. идет с ошибкой. Кто нить сталктвался

 

I use Quartus 12.0, VHDL.

 

Thanks.

[StewartLittle 45]

пробую в один такт. идет с ошибкой.

Весь вопрос в том, какова длительность этого Вашего одного такта :)

[pepl 0]

Весь вопрос в том, какова длительность этого Вашего одного такта :)

 

Если точно тактуется 16 МГц.

[eugen_pcad_ru 0]

entity add_my is

port (

A : in std_logic_vector (31 downto 0);

B : in std_logic_vector (31 downto 0);

Y : out std_logic_vector (31 downto 0)

);

end add_my;

 

architecture rtl of add_my is

 

begin

process( A, B ) begin

Y <= A + B ;

end process;

 

 

end rtl;

 

вроде работает (без тактов). Но можно и тактовую добавить.