[Maverick_ 15]

Входные данные например 8 бит. Последовательные данные должные идти без задержек... В тесте я пытаюсь это моделировать - подавать на вход постоянно данные, подавая данные на вход.

 

Моя реализация во вложенных файлах.

Почему пролазит глич? Понимаю что асинхронщина где-то...

У меня сейчас только асинхронная загрузка...

 

Где я туплю?

[StewartLittle 45]

У Вас загрузка данных в регистр и предустановка счетчика асинхронные.

Это так специально замышлялось? :)

Ну и если я ничего не напутал в Вашей задаче - раз входные данные подаются с некоей частотой непрерывно, то частота выдачи последовательных данных должна быть в восемь раз выше.

[Kuzmi4 0]

Почему пролазит глич?

Потому что есть асинхронная загрузка данных.

На диаграмме видно, что этот ваш глитч есть всегда когда есть rising_edge(load) и в сдвиговом что то есть. Перейдите на

конструкцию вида

if (rising_edge(clk)) then
    if(load='1') then
    ...
end if;

И будет вам счастие ;) только логику нужно будет подрихтовать чуток напильником

[Maverick_ 15]

Исправил, но на построут красные линии.... Почему?

 

PS Давно не программировал ПЛИС.... Немного подзабыл...

[AndrewS6 0]

Попробуйте добавить сбросы для регистров.

[Maverick_ 15]

Попробуйте добавить сбросы для регистров.

так я при загрузке в сдвигающий регистр - обновляю данные в регистре...

[sazh 8]

так я при загрузке в сдвигающий регистр - обновляю данные в регистре...

process (clk)
begin
if clk'event and clk = '1' then
    if (load ='1') then
    reg_data <= din;
    cnt <= "000";
    else
    reg_data <= reg_data(6 downto 0) & '0';
    cnt <= cnt + 1;
    end if;

    if (cnt = "101") then
    reg_strob <= '1';
    else
    reg_strob <= '0';
    end if;
end if;
end process;

dout <= reg_data(7);
count <= cnt;
strob <= reg_strob;

 

[Maverick_ 15]

process (clk)
begin
if clk'event and clk = '1' then
    if (load ='1') then
    reg_data <= din;
    cnt <= "000";
    else
    reg_data <= reg_data(6 downto 0) & '0';
    cnt <= cnt + 1;
    end if;

    if (cnt = "101") then
    reg_strob <= '1';
    else
    reg_strob <= '0';
    end if;
end if;
end process;

dout <= reg_data(7);
count <= cnt;
strob <= reg_strob;

спасибо, но к сожалению красные линии остались....

upd

 

Проблема решена. Ответ: в тестбенче поменял на

 clk_process :process
   begin
        clk <= '0';
        wait for clk_period/2;
        clk <= '1';
        wait for clk_period/2;
   end process;

было

 clk_process :process
   begin
        clk <= '1';
        wait for clk_period/2;
        clk <= '0';
        wait for clk_period/2;
   end process;

 

Всем спасибо за помощь!!! :a14:

[Kuzmi4 0]

2 Maverick

мне кажется такое "решение" очень подозрительным, я бы всё таки поковырял в дизайне..

[Maverick_ 15]

2 Maverick

мне кажется такое "решение" очень подозрительным, я бы всё таки поковырял в дизайне..

дизайн "десять" строчек кода... и ничего сверхестественного...

 

взять например описание от sazh. Где ковырять?

 

Еще раз спасибо за помощь...

[Lubnin 0]

В этом вопросе согласен с Kuzmi4.

Метасостояние, если оно имелось виду под "красные линии" не должно исправляться инверсией тактовой частоты в тесте. думаю вам нужно пересмотреть свой дизайн в плане включения синхронных сбросов всех или хотябы ключевых регистров. Или отковырять причину появления этих самых "красных линий".

[Maverick_ 15]

Может кому-то пригодиться...

Выкладываю исправленную версию serdes (первоначальные удалил)

Всем спасибо и отдельная благодарность за помощь Kuzmi4.

par_ser.vhd

test_P2S.vhd

[Timmy 1]

Проблема вашего тестбенча в том, что следующего клока следует ждать не по времени, а по фронту самого клока, то есть

 wait until rising_edge(clk);

Тогда последующие установки тестовых сигналов тестбенчем будут происходить в следующем дельта цикле после прохождения фронта клока, и не будет дурацких коллизий. Ждать строба, как у вас, конечно, тоже правильно. А вот переносить установку сигналов на середину периода, ПМСМ, не правильно. При поведенческой симуляции удобнее, когда все сигналы, включая активный фронт клока, на временной диаграмме меняются одновременно, хотя это, может быть, у меня привычка такая:).

[Maverick_ 15]

Проблема вашего тестбенча в том, что следующего клока следует ждать не по времени, а по фронту самого клока, то есть

 wait until rising_edge(clk);

Тогда последующие установки тестовых сигналов тестбенчем будут происходить в следующем дельта цикле после прохождения фронта клока, и не будет дурацких коллизий. Ждать строба, как у вас, конечно, тоже правильно. А вот переносить установку сигналов на середину периода, ПМСМ, не правильно. При поведенческой симуляции удобнее, когда все сигналы, включая активный фронт клока, на временной диаграмме меняются одновременно, хотя это, может быть, у меня привычка такая:).

спасибо ...

[Костян 0]

На какой скорости работает serdes ?

Лучше счетчик cnt делать не сумматором, а также сдвиговым регистром. Частота увеличится.