Перейти к содержанию
    

На что влияет отсутствие файла ucf в проекте в ISE?

Работаю с микросхемой Spartan xc3s500e от xilinx.

 

есть простецкий код для этой ПЛИС в ISE Project Navigator.

 

entity index is
 Port (x1: in std_logic;
       x2: in std_logic;
       x3: in std_logic;
       y: out std_logic);
end index;

architecture Behavioral of index is
begin
 y <= (x2 nand x3) or x1;
end Behavioral;

Файл назначений выводов (ucf-файл) пустой - не назначал.

При этом компиляция проекта прошла успешно и был создан файл bit для прошивки микросхемы.

 

Как такое возможно? Я не понимаю как можно прошить в ПЛИС программу, если в ней не определен файл ucf.

 

Подумал, может это из-за того что в программе нет "процессов". (Глупость наверно!) Но всеже "обернул" вычислительную строку в процесс.

 

entity index is
 Port (x1: in std_logic;
       x2: in std_logic;
       x3: in std_logic;
       y: out std_logic);
end index;

architecture Behavioral of index is
begin
 p1: process(x1,x2,x3)
 begin
   y <= (x2 nand x3) or x1;
 end process p1;
end Behavioral;

 

Картина таже. Всё скомпилировалось, файл прошивки создался.

Кто может объяснить данное явление?

 

ps: с назначенными выводами программа работает. (Проверка на плате Spartan 3E starter kit)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Если Вы не задаете никаких правил, пакет сам раскидывает как считает нужным (посмотреть на то, что получилось, можно в репортах).

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Спасибо!

 

А смысл такой программы? Даже и не проконтролируешь ничего на кристалле.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Во-первых, проверяется синтезабельность кода.

Во-вторых, проверить можно предпочтения перед разводкой PCB, особенно если задействованы специальные выводы (например под DDR2). Пока есть возможность перестановок между ножками лучше это сделать заранее. Особенно когда рессурса мало. Не всякое расположение ног может давать хороший результат.

В третьих. Моделирование на Модел-Сим в пост-роуте уже будет возможно (это для экстремалов!).

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

В ISE 14.1 при использовании Xilinx Serie 7 FPGA, bitgen откажется создавать битстрим. Что правильно! ;)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

В ISE 14.1 при использовании Xilinx Serie 7 FPGA, bitgen откажется создавать битстрим. Что правильно! ;)

Да, добавили защиту от дурака ))

Но при необходимости можно это отключить, прописав в Other Bitgen Command Line Options строчку -g UnconstrainedPins:Allow, тогда битстрим будет создаваться

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
К сожалению, ваш контент содержит запрещённые слова. Пожалуйста, отредактируйте контент, чтобы удалить выделенные ниже слова.
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...