[aBoomest 0]

Работаю с микросхемой Spartan xc3s500e от xilinx.

 

есть простецкий код для этой ПЛИС в ISE Project Navigator.

 

entity index is
 Port (x1: in std_logic;
       x2: in std_logic;
       x3: in std_logic;
       y: out std_logic);
end index;

architecture Behavioral of index is
begin
 y <= (x2 nand x3) or x1;
end Behavioral;

Файл назначений выводов (ucf-файл) пустой - не назначал.

При этом компиляция проекта прошла успешно и был создан файл bit для прошивки микросхемы.

 

Как такое возможно? Я не понимаю как можно прошить в ПЛИС программу, если в ней не определен файл ucf.

 

Подумал, может это из-за того что в программе нет "процессов". (Глупость наверно!) Но всеже "обернул" вычислительную строку в процесс.

 

entity index is
 Port (x1: in std_logic;
       x2: in std_logic;
       x3: in std_logic;
       y: out std_logic);
end index;

architecture Behavioral of index is
begin
 p1: process(x1,x2,x3)
 begin
   y <= (x2 nand x3) or x1;
 end process p1;
end Behavioral;

 

Картина таже. Всё скомпилировалось, файл прошивки создался.

Кто может объяснить данное явление?

 

ps: с назначенными выводами программа работает. (Проверка на плате Spartan 3E starter kit)

[eugen_pcad_ru 0]

Если Вы не задаете никаких правил, пакет сам раскидывает как считает нужным (посмотреть на то, что получилось, можно в репортах).

 

[aBoomest 0]

Спасибо!

 

А смысл такой программы? Даже и не проконтролируешь ничего на кристалле.

[Мур 1]

Во-первых, проверяется синтезабельность кода.

Во-вторых, проверить можно предпочтения перед разводкой PCB, особенно если задействованы специальные выводы (например под DDR2). Пока есть возможность перестановок между ножками лучше это сделать заранее. Особенно когда рессурса мало. Не всякое расположение ног может давать хороший результат.

В третьих. Моделирование на Модел-Сим в пост-роуте уже будет возможно (это для экстремалов!).

[aBoomest 0]

Спасибо!

[GaLaKtIkUs™ 0]

В ISE 14.1 при использовании Xilinx Serie 7 FPGA, bitgen откажется создавать битстрим. Что правильно! ;)

[6oraTblpb 0]

В ISE 14.1 при использовании Xilinx Serie 7 FPGA, bitgen откажется создавать битстрим. Что правильно! ;)

Да, добавили защиту от дурака ))

Но при необходимости можно это отключить, прописав в Other Bitgen Command Line Options строчку -g UnconstrainedPins:Allow, тогда битстрим будет создаваться