SM 0 10 декабря, 2005 Опубликовано 10 декабря, 2005 · Жалоба Во как! Для простого циклона, не циклона-2, все склалось... Для циклона-2 и стратикса-2 оно внаглую игнорирует все мои CARRY_SUM, еще на этапе синтеза, до фиттера!!!. Почему - вопрос не ко мне, к альтере. Вот исходник: parameters ( WIDTH=8 ); subdesign test ( dataa[WIDTH-1..0] : INPUT; datab[WIDTH-1..0] : INPUT; out[WIDTH-1..0] : OUTPUT; clk, sel, reset : INPUT; ) VARIABLE out_reg[WIDTH-1..0] : DFFEAS; comp[WIDTH-1..0] : CARRY_SUM; selector : LCELL; BEGIN for i in 0 to WIDTH-1 generate if (i==0) generate comp[i].sin = dataa[i]; comp[i].cin = dataa[i] # !datab[i]; else generate comp[i].sin = dataa[i]; comp[i].cin = dataa[i] & (!datab[i] # comp[i-1].cout) # !dataa[i] & !datab[i] & comp[i-1].cout; end generate; out_reg[i].D = comp[i].sout; out_reg[i].asdata = datab[i]; out_reg[i].clrn = reset; out_reg[i].sload = selector; out_reg[i].clk = clk; end generate; selector = comp[WIDTH-1].cout $ sel; out[] = out_reg[]; END; Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Leka 1 10 декабря, 2005 Опубликовано 10 декабря, 2005 · Жалоба Да, через чип эдитор напрямую получается сварганить Ваш селектор min/max. Значит квартус не хочет так синтезировать, причем даже с AHDL. Спасибо за проверку! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 10 декабря, 2005 Опубликовано 10 декабря, 2005 · Жалоба Да, через чип эдитор напрямую получается сварганить Ваш селектор min/max. Значит квартус не хочет так синтезировать, причем даже с AHDL. Спасибо за проверку! Я еще в альтеру кляузу накатал... Посмотрим что они скажут. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться