[Frattello 0]

В связи с новой вехой в жизни разработчика поставлен перед необходимостью углубленного изучения FPGA и работы с ними. Есть древний опыт работы на Xilinx, но опыт утенка не застилает глаза

Поскольку аппаратно большинство производителей FPGA примерно на одном уровне, возник вопрос - у кого IDE лучше. Под "хорошестью" подразумеваю во-первых наличие максимальной функциональности без требования платить бешенных баблосов (у коллеги был случай на Quartus, когда в бесплатной версии разводку внутри чипа нельзя зафиксировать и девайс работал от заливки до заливки, а платная версия стоит весьма неслабо, хотелось бы иметь возможность вручную разводить блоки и фиксировать их в таком виде навсегда), ну и во-вторых простое удобство и гибкость работы в IDE, хотелось бы послушать матерых волков, какие где грабли есть. Почитал релевантные темы - бошку сломать можно. Как я понял у Xilinx среда весьма посредственная - требуется прикручивать еще кучу всего, а у альтеры можно обойтись голой IDE. Опять же на чем лучше писать - Verilog или VHDL и какой симулятор использовать (с учетом того, что основное требование - наиболее точный расчет задержек внутри FPGA). Кароче вопросов много, FAQа не нашел, помогите кто чем может :rolleyes:

 

P.S. не в тему ветки, но правда ли, что у Xilinx FPGA побыстрей будут чем у альтеры? в плане максимальной частоты переключения триггера и максимально достижимой частоты многоразрядных счетчиков

[Bad0512 2]

В связи с новой вехой в жизни разработчика поставлен перед необходимостью углубленного изучения FPGA и работы с ними. Есть древний опыт работы на Xilinx, но опыт утенка не застилает глаза

Поскольку аппаратно большинство производителей FPGA примерно на одном уровне, возник вопрос - у кого IDE лучше. Под "хорошестью" подразумеваю во-первых наличие максимальной функциональности без требования платить бешенных баблосов (у коллеги был случай на Quartus, когда в бесплатной версии разводку внутри чипа нельзя зафиксировать и девайс работал от заливки до заливки, а платная версия стоит весьма неслабо, хотелось бы иметь возможность вручную разводить блоки и фиксировать их в таком виде навсегда), ну и во-вторых простое удобство и гибкость работы в IDE, хотелось бы послушать матерых волков, какие где грабли есть. Почитал релевантные темы - бошку сломать можно. Как я понял у Xilinx среда весьма посредственная - требуется прикручивать еще кучу всего, а у альтеры можно обойтись голой IDE. Опять же на чем лучше писать - Verilog или VHDL и какой симулятор использовать (с учетом того, что основное требование - наиболее точный расчет задержек внутри FPGA). Кароче вопросов много, FAQа не нашел, помогите кто чем может :rolleyes:

 

P.S. не в тему ветки, но правда ли, что у Xilinx FPGA побыстрей будут чем у альтеры? в плане максимальной частоты переключения триггера и максимально достижимой частоты многоразрядных счетчиков

Дело пахнет очередным холиваром "альтера против xilinx"...

Думаю, что у вас подход к выбору производителя ПЛИС мягко говоря неправильный. ПЛИС надо выбирать не исходя из удобства IDE, а исходя из поставленной задачи. Все семейства ПЛИС очень сильно отличаются по параметрам (цена, скорострельность, наличие и объём специфичных ресурсов типа BRAM, умножителей, гигабитных трансиверов и так далее).Спорить кто из вендоров круче можно бесконечно,

но танцевать всё-таки по моему мнению надо от поставленной задачи, а переучить человека с квартуса на ISE и обратно - это дело несложное.

[dac 0]

все относительно, в моей деревни критерий выбора - доставаемость конкретных чипов в конкретных местах, поэтому альтера - циклоны 3-4. verilog или vhdl - на вкус и цвет, мне больше нравится verilog. выбор обосновался после опробования того и другого. но опыта в fpga немного, сразу говорю :)

[wolfman 0]

Дело пахнет очередным холиваром "альтера против xilinx"...

 

Да нет просто Троль детектед. ИМХО.

[Frattello 0]

Да нет просто Троль детектед. ИМХО.

 

Да ну брось, это мой реальный ник, и чувствую я еще тут десятки раз совета спрашивать буду. Просто меня насторожила история коллеги про фиксированную разводку внутри FPGA, а это обязательное условие дальнейшей работы. Не хотелось бы потом внезапно с какой нить непреодолимой фигней столкнуться. А покупать какой-нить жирный вариант дистрибутива не очень хочется, крякать - мы контора ответственная, тоже не хотелось бы, короче ты наверное меня понял

[sazh 8]

мы контора ответственная

 

Для ответственной конторы с лицензионным вариантом можно удовлетвориться любым производителем.

Просто оглядитесь вокруг, в чем работают ваши субподрядчики.

Самое смешное в совместной работе разработчиков, это когда на одной плате стоят кристаллы программируемой логики разных производителей.

[Frattello 0]

Для ответственной конторы с лицензионным вариантом можно удовлетвориться любым производителем.

Просто оглядитесь вокруг, в чем работают ваши субподрядчики.

Самое смешное в совместной работе разработчиков, это когда на одной плате стоят кристаллы программируемой логики разных производителей.

 

Перечитайте, пожалуйста, еще раз мой предыдущий пост, вы совершенно неверно истолковали ряд моментов

[Bad0512 2]

Да ну брось, это мой реальный ник, и чувствую я еще тут десятки раз совета спрашивать буду. Просто меня насторожила история коллеги про фиксированную разводку внутри FPGA, а это обязательное условие дальнейшей работы. Не хотелось бы потом внезапно с какой нить непреодолимой фигней столкнуться. А покупать какой-нить жирный вариант дистрибутива не очень хочется, крякать - мы контора ответственная, тоже не хотелось бы, короче ты наверное меня понял

История вашего коллеги больше всего смахивает на недостаточную его квалификацию. Если бы все проекты на ПЛИС пришлось бы вручную размещать и фиксировать на кристалле, то работа разработчика ПЛИС превратилась бы в адский труд. К счастью это не так, подобные финты типа ручной разводки или фиксации логики на определённых позициях нужны лишь в исключительных случаях (запредельные требования по частотам, хитрая "аснихронщина" и т.д.). Ваш коллега скорее всего либо не задал вовсе временные ограничения, либо сделал это неверно - отсюда и нестабильность результатов.Тут нет никакой мистики, просто недостаток опыта или знаний.

Любой комплект софта для работы со всей полной линейкой кристаллов как у Альтеры, так и у Xilinx стОит порядка 2к зелёных - не больше. Не думаю, что такая сумма будет проблемой для "ответственной конторы". Правда есть ещё вопрос выбора дополнительного софта типа симуляторов, сторонних синтезаторов, всяких матлабов, симулинков, маткадов и так далее, но это уж больно обширная тема, на первом этапе вам это не понадобится.

[Sergey_Bekrenyov 0]

В связи с новой вехой в жизни разработчика поставлен перед необходимостью углубленного изучения FPGA и работы с ними. Есть древний опыт работы на Xilinx, но опыт утенка не застилает глаза

Поскольку аппаратно большинство производителей FPGA примерно на одном уровне, возник вопрос - у кого IDE лучше. Под "хорошестью" подразумеваю во-первых наличие максимальной функциональности без требования платить бешенных баблосов (у коллеги был случай на Quartus, когда в бесплатной версии разводку внутри чипа нельзя зафиксировать и девайс работал от заливки до заливки, а платная версия стоит весьма неслабо, хотелось бы иметь возможность вручную разводить блоки и фиксировать их в таком виде навсегда), ну и во-вторых простое удобство и гибкость работы в IDE, хотелось бы послушать матерых волков, какие где грабли есть. Почитал релевантные темы - бошку сломать можно. Как я понял у Xilinx среда весьма посредственная - требуется прикручивать еще кучу всего, а у альтеры можно обойтись голой IDE. Опять же на чем лучше писать - Verilog или VHDL и какой симулятор использовать (с учетом того, что основное требование - наиболее точный расчет задержек внутри FPGA). Кароче вопросов много, FAQа не нашел, помогите кто чем может :rolleyes:

 

P.S. не в тему ветки, но правда ли, что у Xilinx FPGA побыстрей будут чем у альтеры? в плане максимальной частоты переключения триггера и максимально достижимой частоты многоразрядных счетчиков

 

По поводу равенство аппаратной части - заблуждение. "Железные" контроллеры памяти у Xilinx вовсю идут - у Альтеры только появляются. Разница в частотах работы с памятью и экономией ресурсов на построение софтового контроллера.

IDE лучше вообще от сторонних фирм :)

Задержки в симуляторе рассчитывать не получится в любом случае.

Писать лучше в принципе, главное схем не рисуйте

 

По существу - я не поклонник Альтеры, но на данный момент посоветую именно ее.

Плюсы - бесплатный Modelsim, SignalTap. Quartus тоже бесплатный, немного урезанный

 

Эти же плюсы являются минусами бесплатного Xilinx. ISim конечно прогрессирует, но это не Modelsim. А ChipScope вообще покупать надо

 

PS

Когда девайс работает от заливки до заливки - ищите проблему в себе, проблемы с как Вы их называете IDE, уже в прошлом

[Frattello 0]

История вашего коллеги больше всего смахивает на недостаточную его квалификацию. Если бы все проекты на ПЛИС пришлось бы вручную размещать и фиксировать на кристалле, то работа разработчика ПЛИС превратилась бы в адский труд. К счастью это не так, подобные финты типа ручной разводки или фиксации логики на определённых позициях нужны лишь в исключительных случаях (запредельные требования по частотам, хитрая "аснихронщина" и т.д.). Ваш коллега скорее всего либо не задал вовсе временные ограничения, либо сделал это неверно - отсюда и нестабильность результатов.Тут нет никакой мистики, просто недостаток опыта или знаний.

Любой комплект софта для работы со всей полной линейкой кристаллов как у Альтеры, так и у Xilinx стОит порядка 2к зелёных - не больше. Не думаю, что такая сумма будет проблемой для "ответственной конторы". Правда есть ещё вопрос выбора дополнительного софта типа симуляторов, сторонних синтезаторов, всяких матлабов, симулинков, маткадов и так далее, но это уж больно обширная тема, на первом этапе вам это не понадобится.

 

Почему на этом форуме все подряд путают понятие "ответственные" и "богатые"?

 

По поводу равенство аппаратной части - заблуждение. "Железные" контроллеры памяти у Xilinx вовсю идут - у Альтеры только появляются. Разница в частотах работы с памятью и экономией ресурсов на построение софтового контроллера.

IDE лучше вообще от сторонних фирм :)

Задержки в симуляторе рассчитывать не получится в любом случае.

Писать лучше в принципе, главное схем не рисуйте

 

По существу - я не поклонник Альтеры, но на данный момент посоветую именно ее.

Плюсы - бесплатный Modelsim, SignalTap. Quartus тоже бесплатный, немного урезанный

 

Эти же плюсы являются минусами бесплатного Xilinx. ISim конечно прогрессирует, но это не Modelsim. А ChipScope вообще покупать надо

 

PS

Когда девайс работает от заливки до заливки - ищите проблему в себе, проблемы с как Вы их называете IDE, уже в прошлом

 

А почему не получится рассчитывать задержки внутри FPGA??? Там же в симуляции учитывается чуть ли не температура окружающая и тепловыделение схемы.

 

Благодарю всех за адекватные и продуманные советы, легче определится не стало, но хоть какой-никакой порядок в голове начал появляться

[eugen_pcad_ru 0]

ИМХО:

если нет специфичных требований к проекту, лучше выбрать Аltеry (у их сапр более понятный интерфейс).

А вот кристаллы у Хilinх получше (например, дискрет подстройки фaзы во встроенных фaпч). Документация и фирменный форум впрочем тоже.

 

Вывод: для разных задач вполне можно использовать кристаллы рaзных фирм (в том числе и на одной плате).

 

P.S.: Ваш вопрос можно поставить в ряд с таким: "Мобильный телефон какой фирмы лучше купить?". Выбирайте любой: не протестировав, не узнаете разницы:)

[Beby 8]

А почему не получится рассчитывать задержки внутри FPGA??? Там же в симуляции учитывается чуть ли не температура окружающая и тепловыделение схемы.

В этом вопросе главное определиться, что же именно подразумевать под термином "задержки внутри FPGA".

В средах Xilinx ISE "задержки внутри ПЛИС" уже давно учитываются в виде 2 граничных значений: минимальная задержка и максимальная; потому, что чаще всего наихудшим случаем является их комбинация. Например: приход clock'а с минимальной задержкой, а приход данных с максимальной; или наоборот: clock максимально задержан, а данные максимально быстро пришли. Всё это может (должен) проанализировать Timing Analyzer.

 

...и какой симулятор использовать (с учетом того, что основное требование - наиболее точный расчет задержек внутри FPGA).

Обычно, симулятор используют для функционального моделирования (т.е. фактически без учёта задержек) - так быстрее моделируется. А возможность гарантированной работы проекта на заданной частоте по окончанию каждой итерации разводки проверяет Timing Analyzer. Разводка останавливается, если все заданные требования выполнились или если не удаётся более улучшить результат.

А вот если Вы что-то не задали из ограничений, то это, хе-хе, уже Ваши проблемы. Конечно, можно попросить Xilinx ISE показать перечень связей, на которые не наложены ограничения.

 

А теперь главный вопрос: а какие именно задержки (между чем и чем) Вы хотите максимально точно посчитать ? И зачем это Вам при моделировании ? Другими словами: что вы хотите узнать о разведённом проекте, узрев результаты моделирования с высокоточными задержками ?

[Frattello 0]

В этом вопросе главное определиться, что же именно подразумевать под термином "задержки внутри FPGA".

В средах Xilinx ISE "задержки внутри ПЛИС" уже давно учитываются в виде 2 граничных значений: минимальная задержка и максимальная; потому, что чаще всего наихудшим случаем является их комбинация. Например: приход clock'а с минимальной задержкой, а приход данных с максимальной; или наоборот: clock максимально задержан, а данные максимально быстро пришли. Всё это может (должен) проанализировать Timing Analyzer.

 

Обычно, симулятор используют для функционального моделирования (т.е. фактически без учёта задержек) - так быстрее моделируется. А возможность гарантированной работы проекта на заданной частоте по окончанию каждой итерации разводки проверяет Timing Analyzer. Разводка останавливается, если все заданные требования выполнились или если не удаётся более улучшить результат.

А вот если Вы что-то не задали из ограничений, то это, хе-хе, уже Ваши проблемы. Конечно, можно попросить Xilinx ISE показать перечень связей, на которые не наложены ограничения.

 

А теперь главный вопрос: а какие именно задержки (между чем и чем) Вы хотите максимально точно посчитать ? И зачем это Вам при моделировании ? Другими словами: что вы хотите узнать о разведённом проекте, узрев результаты моделирования с высокоточными задержками ?

 

Адекват в треде! :crying:

Спасибо, что освежили насчет расчета таймингов. Что я помню по скупым университетским воспоминаниям - в Xilinx ISE было три уровня моделирования (или компилирования), чтототам, Behaviour, Synthesis или както там, но это не суть важно. Главное, сколь достоверно и с какой точностью расчитываются тамошние задержки :) И можно ли после авторазводки доводить дизайн до совершенства руками? (прозреваю ответ - да можно, за 3килобакса в полноценном ISE).

 

Такой точный расчет нужен для того, чтобы подобрать ряд других параметров, как то частота тактирования элементов, количество используемых триггеров, их размещение и тд и тп. Получить хотелось бы четкую картину - какие триггеры в цепочке и когда перейдут в нужное состояние. Хотелось бы сказать больше, но о подробностях просили не распространяться :rolleyes:

[wolfman 0]

Да ну брось, это мой реальный ник, и чувствую я еще тут десятки раз совета спрашивать буду. Просто меня насторожила история коллеги про фиксированную разводку внутри FPGA, а это обязательное условие дальнейшей работы. Не хотелось бы потом внезапно с какой нить непреодолимой фигней столкнуться. А покупать какой-нить жирный вариант дистрибутива не очень хочется, крякать - мы контора ответственная, тоже не хотелось бы, короче ты наверное меня понял

Если правда, то приношу свои извинения.

Я начал с ПЛИС Альтера, пробовал Хилых, сейчас изучаю Lattice, ИМХО у Альтеры квартус очень удобен, у Хилых по удобнее EDK, у Латиса пока кроме цены на ПЛИС и, возможно софта, достоинств не обнаружил, но я еще только в начале пути изучения Латтис...

[Beby 8]

И можно ли после авторазводки доводить дизайн до совершенства руками? (прозреваю ответ - да можно, за 3килобакса в полноценном ISE).

Можно в любой версии, хоть за $0.

 

Такой точный расчет нужен для того, чтобы подобрать ряд других параметров, как то частота тактирования элементов, количество используемых триггеров, их размещение и тд и тп. Получить хотелось бы четкую картину - какие триггеры в цепочке и когда перейдут в нужное состояние. Хотелось бы сказать больше, но о подробностях просили не распространяться.

Думаю, что от моделирования смысла не будет (Вы просто не сможете промоделировать интервалы задержек) - поэтому в большинстве случает имеет смысл делать только фунциональное моделирование (Behaviour). А задача Timing Analyzer'а как раз и состоит в том, чтобы проанализировать, что у Вас получилось. Есть 2 варианта анализа: проверить на текущие ограничения, и посчитать предельные рабочие частоты. Но, как я говорил ранее, прочесс улучщения разводки проекта обычно останавливается, как только были достигнуты заданные ограничения: чем больше попросишь - тем больше получишь (пока не станешь просить запредельно много).

Если есть необходимость, то можно заставить Timing Analyzer показывать временные пути в FPGA Editor'е или Plan Ahead'е - при такой визуализации можно весьма наглядно изучать проблемные места.

 

Временной анализ асинхронных решений - это отдельная длинная тема и её имеет смысл рассматривать отдельно, т.к. в этом случае приходится решать вопросы выхода триггеров из метастабильного состояния без оказания негативных влияний на остальную часть схемы.